KR20180075870A - 더미 워드라인들을 갖는 반도체 메모리 장치 - Google Patents

더미 워드라인들을 갖는 반도체 메모리 장치 Download PDF

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KR20180075870A
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Abstract

본 기술은 더미 워드라인들을 갖는 반도체 메모리 장치를 개시한다. 본 기술의 일 실시 예에 따른 반도체 메모리 장치는 셀 매트의 양 끝부분에 배치되는 더미 워드라인들의 수를 달리하여 셀 매트의 양 끝부분에서 최외곽에 배치되는 비트라인 콘택들의 배치 구조를 동일하게 형성함으로써 비트라인 패드와 비트라인 콘택이 서로 쇼트되는 것을 방지한다.

Description

더미 워드라인들을 갖는 반도체 메모리 장치{SEMICONDUCTOR DEVICE HAVING DUMMY WORD LINES}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비트라인 패드와 비트라인 콘택 사이의 쇼트발생을 방지할 수 있는 반도체 메모리 장치에 관한 것이다.
최근 디램(DRAM)과 같은 반도체 메모리 장치의 제조 공정은 집적도가 증가되고 있는 방향으로 발전되고 있다.
그런데, 집적도가 증가하면서 인접한 도전라인들 사이의 거리 및 도전라인과 콘택 사이의 거리가 가까워져 이들이 서로 쇼트(short)를 일으킬 가능성이 매우 높아지고 있다. 특히, 도전라인의 끝부분에 콘택과의 연결을 위한 패드가 형성되는 경우, 패드의 폭은 도전라인의 폭 보다 넓게 형성되기 때문에 해당 패드와 그 패드에 인접한 다른 도전라인에 형성되는 콘택과의 거리가 더욱 가까워져 제조 공정 중 쇼트가 발생될 가능성이 높다.
따라서, 패드 및 그 패드와 인접한 다른 도전라인에 형성되는 콘택이 쇼트되지 않도록 해당 패드와 콘택 사이의 거리를 충분히 멀리할 수 있는 새로운 구조가 필요한 실정이다.
본 발명은 반도체 메모리 장치에서 비트라인 콘택들의 배치 구조를 개선하여 반도체 메모리 장치의 제조 과정에서 비트라인 패드와 비트라인 콘택이 서로 쇼트되는 것을 방지하고자 한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 셀 매트, 상기 셀 매트의 제 1 끝부분에 배치되는 제 1 더미 워드라인들 및 상기 셀 매트의 제 2 끝부분에 배치되는 제 2 더미 워드라인들을 포함하되, 상기 제 1 더미 워드라인들의 개수와 상기 제 2 더미 워드라인들의 개수가 서로 다르게 배치될 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 복수의 액티브 영역들을 포함하는 셀 매트, 상기 액티브 영역들과 교차되게 제 1 방향으로 진행하는 복수의 워드라인들, 상기 액티브 영역들과 교차되게 제 2 방향으로 진행하는 복수의 비트라인들 및 상기 액티브 영역들과 상기 비트라인들을 연결하는 복수의 비트라인 콘택들을 포함하되, 상기 셀 매트의 제 1 끝부분에서 각 비트라인의 최외곽에 있는 비트라인 콘택들의 배치 구조와 상기 셀 매트의 제 2 끝부분에서 상기 각 비트라인의 최외곽에 있는 비트라인 콘택들의 배치 구조가 동일하게 형성될 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 반도체 메모리 장치에서 비트라인 패드와 비트라인 콘택 사이에 쇼트가 발생되는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 구조를 나타내는 도면.
도 2a는 셀 매트의 양 끝부분에 동일한 수의 더미 워드라인들이 형성되는 경우에 셀 매트의 양 끝부분에서 각 비트라인의 최외곽에 있는 비트라인 콘택들의 배치 구조를 보여주는 도면.
도 2b는 셀 매트의 양 끝부분에 서로 다른 수의 더미 워드라인들이 형성되는 경우에 셀 매트의 양 끝부분에서 각 비트라인의 최외곽에 있는 비트라인 콘택들의 배치 구조를 보여주는 도면.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 구조를 나타내는 도면이다.
본 실시 예에서는 6F2의 레이아웃을 갖는 반도체 소자의 경우를 예시적으로 설명한다.
반도체 기판의 소정 영역에는 소자분리막에 의해 정의되며 트랜지스터들이 형성되는 액티브 영역들(ACT)이 배열된다. 이때, 액티브 영역들(ACT)은 수평 방향이 아닌 사선 방향으로 배치된다.
액티브 영역들(ACT)에는 메인 워드라인들(MWL01 ∼ MWL06)과 더미 워드라인들(DWL01 ∼ DWL07)이 제 1 방향으로 진행하도록 형성되며, 메인 워드라인들(MWL01 ∼ MWL06)과 더미 워드라인들(DWL01 ∼ DWL07)의 상부에는 제 1 방향과 수직하게 교차되는 제 2 방향으로 진행하는 비트라인들(BL01 ∼ BL07)이 형성된다.
비트라인들(BL01 ∼ BL07)의 일단에는 센스앰프와의 연결을 위한 비트라인 패드들(BLP)이 형성된다. 이때, 비트라인 패드들(BLP)은 셀 매트(MAT)의 양측에 교번되게 배치된다. 즉, 인접한 비트라인들에서 비트라인 패드들(BLP)은 서로 반대편에 형성된다.
액티브 영역들(ACT)에서 워드라인들(MWL01 ∼ MWL06, DWL01 ∼ DWL07) 사이의 영역에는 액티브 영역들(ACT)과 비트라인들(BL01 ∼ BL07)을 연결하는 비트라인 콘택들(BLC)이 형성된다.
메인 워드라인들(MWL01 ∼ MWL06)과 더미 워드라인들(DWL01 ∼ DWL07)은 액티브 영역들(ACT)에 매립되도록 형성될 수 있다. 더미 워드라인들(DWL01 ∼ DWL07)은 메인 워드라인들(MWL01 ∼ MWL06)의 양측 즉 셀 매트(MAT)의 양 끝부분에 배치된다. 이때, 셀 매트(MAT)의 양 끝부분에는 각각 서로 다른 수의 더미 워드라인들이 배치되며, 특히 양 끝부분에 배치되는 전체 더미 워드라인들의 개수는 홀수개가 되도록 한다. 예컨대 도 1에서, 셀 매트(MAT)의 위쪽 끝부분에는 3개의 더미 워드라인들(DWL01 ∼ DWL03)이 배치되고 아래쪽 끝부분에는 4개의 더미 워드라인들(DWL04 ∼ DWL07)이 배치된다.
이처럼, 셀 매트(MAT)의 양 끝부분에 각각 서로 다른 수(한쪽은 짝수, 다른 한쪽은 홀수)의 더미 워드라인들(DWL01 ∼ DWL03, DWL04 ∼ DWL07)을 배치하는 이유는 셀 매트(MAT)의 양 끝부분에서 최외곽에 있는 비트라인 콘택들(BLC)의 배치 구조를 동일하게 하기 위함이다. 즉, 셀 매트(MAT)의 양 끝부분에서 각 비트라인(BL01 ∼ BL07)의 최외곽에 배치되는 비트라인 콘택들이 동일한 지그재그 형태로 배치되도록 한다. 이를 통해, 인접한 비트라인들에 있어서, 비트라인 패드(BLP)와 비트라인 콘택(BLC) 사이의 쇼트불량을 방지할 수 있다.
도 2a는 셀 매트의 양 끝부분에 동일한 수의 더미 워드라인들이 형성되는 경우에 셀 매트의 양 끝부분에서 각 비트라인의 최외곽에 있는 비트라인 콘택들의 배치 구조를 보여주는 도면이다. 그리고, 도 2b는 셀 매트의 양 끝부분에 서로 다른 수의 더미 워드라인들이 형성되는 경우에 셀 매트의 양 끝부분에서 각 비트라인의 최외곽에 있는 비트라인 콘택들의 배치 구조를 보여주는 도면이다.
도 2a와 도 2b를 비교하면서, 본 실시 예에 따른 비트라인 콘택들의 배치 구조에 대해 보다 상세하게 설명한다.
먼저, 도 2a에서는 셀 매트의 양 끝부분에 각각 동일한 수(예컨대, 3개)의 더미 워드라인들(DWL01 ∼ DWL03, DWL04 ∼ DWL06)이 배치되어 있다. 그리고 더미 워드라인들(DWL01 ∼ DWL03, DWL04 ∼ DWL06) 사이에는 비트라인들(BL01 ∼ BL07)과 연결되는 비트라인 콘택들(BLC11 ∼ BLC71, BLC12 ∼ BLC72)이 배치된다. 이러한 경우, 이웃하는 비트라인들(예컨대, BL01과 BL02)에 있어서, 어느 한쪽(도 2a에서 위쪽) 끝부분에서는 비트라인 패드(BLP01)와 비트라인 콘택(BLC21) 사이의 거리(최단 거리)(L1)가 충분히 멀어 이들 사이의 쇼트발생 가능성이 낮다. 그러나 다른 한쪽(도 2a에서 아래쪽) 끝부분에서는 비트라인 패드(BLP02)와 비트라인 콘택들(BLC12, BLC32) 사이의 거리(최단 거리)(L2)가 짧아 쇼트발생 가능성이 높아지게 된다(L2 ≪ L1).
그러한 문제는 다른 비트라인 패드들(BLP04, BLP06) 및 그와 이웃한 비트라인들(BL03, BL05, BL07)에서도 발생하게 된다.
반면에, 도 2b에서와 같이, 비트라인 패드들(BLP02, BLP04, BLP06)과 더미 워드라인(DWL06) 사이에 더미 워드라인(DWL07)을 추가로 형성하여 셀 매트의 양 끝부분에 형성되는 비트라인 콘택들(BLC11 ∼ BLC71, BLC12 ∼ BLC72)의 배치 구조를 동일하게 해주게 되면, 비트라인 패드(BLP02)와 비트라인 콘택들(BLC12, BLC32) 사이의 거리(L2')도 비트라인 패드(BLP01)와 비트라인 콘택(BLC21) 사이의 거리(L1)만큼 멀게 형성할 수 있음을 알 수 있다(L2' = L1).
다시 말해, 도 2a에서는 동일한 비트라인들(BL01 ∼ BL07)에 대해 셀 매트의 양 끝부분에서 각 비트라인의 최외곽에 배치되는 비트라인 콘택들 예컨대 더미 워드라인들(DWL01 ∼ DWL03) 사이에 형성되는 비트라인 콘택들(BLC11 ∼ BLC71)과 더미 워드라인들(DWL04 ∼ DWL06) 사이에 형성되는 비트라인 콘택들(BLC12 ∼ BLC72)이 중심축(워드라인의 진행방향과 같은 방향으로 진행하는 중심축)을 기준으로 서로 대칭되게 배치되는 구조를 갖는다. 즉, 동일한 비트라인들(BL01 ∼ BL07)에 대해, 각 비트라인의 최외곽에 배치되는 비트라인 콘택들(BLC11 ∼ BLC71, BLC12 ∼ BLC72)의 지그재그 형태의 배치 구조가 중심축을 기준으로 서로 대칭된다.
이에 반해, 도 2b에서는 동일한 비트라인들(BL01 ∼ BL07)에 대해 셀 매트의 양 끝부분에서 각 비트라인의 최외곽에 있는 비트라인 콘택들 예컨대 더미 워드라인들(DWL01 ∼ DWL03) 사이에 형성되는 비트라인 콘택들(BLC11 ∼ BLC71)과 더미 워드라인들(DWL05 ∼ DWL07) 사이에 형성되는 비트라인 콘택들(BLC12 ∼ BLC72)이 동일한 배치 구조를 갖는다. 즉, 동일한 비트라인들(BL01 ∼ BL07)에 대해, 각 비트라인의 최외곽에 배치되는 비트라인 콘택들(BLC11 ∼ BLC71, BLC12 ∼ BLC72)의 지그재그 형태의 배치 구조가 서로 동일하다.
이처럼, 비트라인 패드들(BLP)이 셀 매트의 양측에 교번되게 배치되는 구조에서, 셀 매트의 양 끝부분에서 최외곽에 있는 비트라인 콘택들이 동일한 배치 구조를 갖도록 함으로써 비트라인 콘택과 비트라인 패드간의 거리가 멀어져 셀 매트의 양 끝부분 모두에서 비트라인 패드들과 비트라인 콘택들 사이에 쇼트가 발생되는 것을 방지할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
MWL01 ∼ 06 : 메인 워드라인
DWL01 ∼ 07: 더미 워드라인
BL01 ∼ BL07 : 비트라인
BLC, BLC11 ∼ BLC71, BLC12 ∼ BLC72 : 비트라인 콘택
BLP, BLP01 ∼ BLP07 : 비트라인 패드
MAT : 셀 매트

Claims (11)

  1. 셀 매트;
    상기 셀 매트의 제 1 끝부분에 배치되는 제 1 더미 워드라인들; 및
    상기 셀 매트의 제 2 끝부분에 배치되는 제 2 더미 워드라인들을 포함하되,
    상기 제 1 더미 워드라인들의 개수와 상기 제 2 더미 워드라인들의 개수가 서로 다르게 배치되는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제 1 더미 워드라인들의 개수와 상기 제 2 더미 워드라인들의 개수의 합은 홀수인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 제 1 더미 워드라인들은 N(N은 자연수)개의 더미 워드라인들을 포함하며, 상기 제 2 더미 워드라인들은 N+1개의 더미 워드라인들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 제 1 끝부분에서 각 비트라인의 최외곽에 있는 비트라인 콘택들은 상기 제 2 끝부분에서 상기 각 비트라인의 최외곽에 있는 비트라인 콘택들과 동일한 배치 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 제 1 끝부분의 외측에 형성된 제 1 비트라인 패드와 연결된 제 1 비트라인; 및
    상기 제 1 비트라인과 인접하며, 상기 제 2 끝부분의 외측에 형성된 제 2 비트라인 패드와 연결된 제 2 비트라인을 더 포함하며,
    상기 제 1 비트라인에 연결된 비트라인 콘택들 중 상기 제 2 끝부분에서 최외곽에 배치된 비트라인 콘택과 상기 제 2 비트라인 패드 사이의 최단 거리는 상기 제 2 비트라인에 연결된 비트라인 콘택들 중 상기 제 1 끝부분에서 최외곽에 배치된 비트라인 콘택과 상기 제 1 비트라인 패드 사이의 최단 거리와 같은 것을 특징으로 하는 반도체 메모리 장치.
  6. 복수의 액티브 영역들을 포함하는 셀 매트;
    상기 액티브 영역들과 교차되게 제 1 방향으로 진행하는 복수의 워드라인들;
    상기 액티브 영역들과 교차되게 제 2 방향으로 진행하는 복수의 비트라인들; 및
    상기 액티브 영역들과 상기 비트라인들을 연결하는 복수의 비트라인 콘택들을 포함하되,
    상기 셀 매트의 제 1 끝부분에서 각 비트라인의 최외곽에 있는 비트라인 콘택들의 배치 구조와 상기 셀 매트의 제 2 끝부분에서 상기 각 비트라인의 최외곽에 있는 비트라인 콘택들의 배치 구조가 동일한 반도체 메모리 장치.
  7. 제 6항에 있어서, 상기 복수의 워드라인들은
    상기 셀 매트의 양 끝부분에 배치되는 복수의 더미 워드라인들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서, 상기 복수의 더미 워드라인들은
    상기 셀 매트의 양 끝부분에 각각 서로 다른 개수로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8항에 있어서, 상기 복수의 더미 워드라인들은
    전체 개수가 홀수개가 되도록 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 6항에 있어서, 상기 복수의 비트라인들은
    상기 제 1 끝부분의 외측에 형성된 제 1 비트라인 패드와 연결된 제 1 비트라인; 및
    상기 제 1 비트라인과 인접하며, 상기 제 2 끝부분의 외측에 형성된 제 2 비트라인 패드와 연결된 제 2 비트라인을 포함하며,
    상기 제 1 비트라인에 연결된 비트라인 콘택들 중 상기 제 2 끝부분에서 최외곽에 배치된 비트라인 콘택과 상기 제 2 비트라인 패드 사이의 최단 거리는 상기 제 2 비트라인에 연결된 비트라인 콘택들 중 상기 제 1 끝부분에서 최외곽에 배치된 비트라인 콘택과 상기 제 1 비트라인 패드 사이의 최단 거리와 같은 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 6항에 있어서,
    상기 제 1 방향과 상기 제 2 방향은 서로 수직한 방향인 것을 특징으로 하는 반도체 메모리 장치.
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