KR20060038595A - 오버래이 마진을 높일 수 있는 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은, 메탈 콘택 형성시 오버래이 마진을 증가시킬 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 하부의 전도층에 콘택되며 서로 전기적으로 접속되는 두 개의 메탈 콘택을 형성함에 있어서, 상기 두 메탈 콘택이 형성되는 영역이 장축과 단축을 갖고, 장축 방향으로 인접한 부분이 식각시 서로 결합될 수 근접하게 배치하는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.
또한, 본 발명은, 기판 상에 소정의 간격을 갖는 복수의 게이트전극을 형성하는 단계와, 상기 게이트전극 상부에 상기 게이트전극과 수직 방향으로 교차하는 비트라인을 형성하는 단계와, 상기 비트라인에 콘택되며 서로 전기적으로 접속되는 두 개의 메탈 콘택을 형성하는 단계를 포함하며, 상기 두 메탈 콘택이 형성되는 영역이 장축과 단축을 갖고, 장축 방향으로 인접한 부분이 식각시 서로 결합될 수 근접하게 배치하는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.
메탈 라인, 아령 형상, 땅콩 형상, 비트라인, 메탈 콘택.

Description

오버래이 마진을 높일 수 있는 반도체 소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE WITH INCREASED OVERLAY MARGIN}
도 1은 반도체 메모리 소자의 주변영역에서 비트라인의 메탈 라인 콘택을 위한 마스크 및 콘택홀이 형성된 평면을 개략적으로 도시한 도면.
도 2는 메탈 라인이 형성된 반도체 메모리 소자의 주변영역을 도시한 평면도.
도 3은 도 2를 A-A' 방향으로 절취한 단면도.
도 4는 본 발명의 일실시예에 따른 반도체 메모리 소자의 주변영역에서 비트라인의 메탈 라인 콘택을 위한 마스크 및 콘택홀이 형성된 평면을 개략적으로 도시한 도면.
도 5는 도 4의 마스크를 이용하여 콘택홀을 형성한 평면을 도시한 도면.
도 6은 메탈 라인이 형성된 반도체 메모리 소자의 주변영역을 도시한 평면도.
도 7은 본 발명의 일실시예에 따라 메탈 라인이 형성된 반도체 메모리 소자의 주변영역을 도시한 평면도.
* 도면의 주요부분에 대한 부호의 설명 *
G601, G602 게이트전극 B/L : 비트라인
C/T : 메탈 콘택 예정 영역 M : 메탈 라인
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 반도체 소자의 메탈 콘택 형성 방법에 관한 것이다.
반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고 집적화 되면서 일정한 셀(Cell) 면적 상에 여러 요소들을 고 밀도로 형성하여야 한다. 이로 인해, 트랜지스터와 캐패시터 같은 단위소자들의 크기는 점차 줄어들고 있다.
특히, DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 단위 소자들의 크기가 점차 작아지지만, 캐패시터의 용량을 확보하기 위해서는 그 종횡비의 증가가 불가피하며, 이로 인해 특히 메탈 콘택 등의 깊은 콘택홀 형성시 공정상의 어려움이 발생한다.
한편, 소자의 집적도는 증가하고 디자인 룰은 감소함에 따라 인접한 도전패턴(예컨대, 게이트전극) 사이의 거리가 감소하게 되며, 이와는 반대로 도전패턴의 두께는 증가함에 따라, 도전패턴의 높이와 도전패턴들 사이의 거리의 비를 나타내는 종횡비(Aspect ratio)는 점차 증가하게 된다.
그 대표적인 예가 반도체 메모리 소자 제조시 비트라인 형성 및 셀영역의 캐패시터 형성 후 주변영역에서 비트라인의 메탈 라인 형성을 위한 메탈 콘택 형성 공정이다.
도 1은 반도체 메모리 소자의 주변영역에서 비트라인의 메탈 라인 콘택을 위한 마스크 및 콘택홀이 형성된 평면을 개략적으로 도시한 도면이다.
도 1의 (a)를 참조하면, 비트라인(B/L)이 형성되어 있고, 비트라인(B/L) 상에 비트라인(B/L)의 메탈 라인 형성을 위해 사각형의 오픈 영역을 갖는 마스크 패턴(P)이 형성되어 있다. 마스크 패턴(P)이 갖는 사각형의 오픈 영역은 서로 일정 간격으로 이격되며, 비트라인(B/L)의 폭을 벗어나지 않도록 한다.
도 1의 (b)를 참조하면, 도 1의 (a)의 마스크 패턴(P)을 이용하여 비트라인(B/L) 상부의 복수의 절연막(도시하지 않음)과 비트라인 하드마스크(도시하지 않음)를 선택적으로 식각함으로써, 콘택홀(C/T)이 형성된 것을 알 수 있다.
마스크 패턴(P)이 갖는 오픈 영역의 모양이 사각형일지라도 실제 공정 시에는 콘택홀(C/T)이 홀 형상(Hole-type)으로 형성되는 것을 알 수 있다.
도 2는 메탈 라인이 형성된 반도체 메모리 소자의 주변영역을 도시한 평면도이다.
도 2를 참조하면, 기판(도시하지 않음) 상에 소정 간격으로 이격된 라인 형상(Line-type)의 게이트전극(G1, G2)이 형성되어 있으며, 게이트전극(G1, G2) 상부 에 게이트전극(G1, G2)과 수직으로 교차하는 비트라인(B/L)이 형성되어 있으며, 비트라인과 메탈 라인의 접속을 위한 메탈 콘택(C/T)이 일정 간격으로 형성되어 있으며, 메탈 콘택(C/T) 상에는 메탈 라인(M)이 형성되어 있다.
도 3은 도 2를 A-A' 방향으로 절취한 단면도이다.
도 3을 참조하면, 기판(10)에 국부적으로 필드산화막(11)이 형성되어 있으며, 기판(10) 상에 게이트 전도막(12)과 게이트 하드마스크(13)가 적층되고 그 측벽에 스페이서(14)를 갖는 게이트전극(G1, G2)이 소정 간격으로 형성되어 있다. 게이트전극(G1, G2)의 상단부는 제1층간절연막(15)과 평탄화되어 있으며, 평탄화된 상부에 제2층간절연막(16)이 형성되어 있다. 제2층간절연막(16) 상에는 텅스텐 등으로 이루어진 금속막(17)과 하드마스크(18)로 이루어진 비트라인(B/L)이 형성되어 있다. 비트라인(B/L) 상에는 제3층간절연막(19)과 제4층간절연막(20)이 형성되어 있다. 제4층간절연막(20)은 셀영역에서의 캐패시터의 수직 높이에 상당한다. 제4층간절연막(20)과 제3층간절연막(19) 및 하드마스크(18)이 식각되어 형성된 오픈부를 매립하며 금속막(17)에 콘택된 메탈 콘택(21, C/T)이 형성되어 있으며, 메탈 콘택(21) 상에는 메탈 라인(22, M)이 형성되어 있다.
도 2 및 도 3과 같이 인접한 두 메탈 콘택(C/T)의 경우 홀 타입의 마스크 패턴을 이용한다. 하지만, 공정의 미세화가 진행됨에 따라 두 콘택 간의 마진 확보에 어려움이 있다.
또한, 메탈 콘택(C/T)과 비트라인(B/L) 간의 콘택 사이즈를 더 이상 줄일 수 없고, 공정 진행시 오버래이 마진 부족 및 메탈 콘택(C/T)이 비트라인(B/L)에 정확히 얼라인 되지 않고 하부의 게이트전극(G, G2)까지 콘택될 가능성이 있다.
이는 메탈 라인(M)과 게이트전극(G1, G2) 사이의 전기적 단락을 의미하므로 반도체 소자의 오동작을 유도하게 된다.
이러한 오버래이 마진 부족은 도 2에 도시된 'K' 부분에서 주로 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 메탈 콘택 형성시 오버래이 마진을 증가시킬 수 있는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 하부의 전도층에 콘택되며 서로 전기적으로 접속되는 두 개의 메탈 콘택을 형성함에 있어서, 상기 두 메탈 콘택이 형성되는 영역이 장축과 단축을 갖고, 장축 방향으로 인접한 부분이 식각시 서로 결합될 수 근접하게 배치하는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 기판 상에 소정의 간격을 갖는 복수의 게이트전극을 형성하는 단계와, 상기 게이트전극 상부에 상기 게이트전극과 수직 방향으로 교차하는 비트라인을 형성하는 단계와, 상기 비트라인에 콘택되며 서로 전기적으로 접속되는 두 개의 메탈 콘택을 형성하는 단계를 포함하며, 상기 두 메탈 콘택이 형성되는 영역이 장축과 단축을 갖고, 장축 방향으로 인접한 부분이 식각시 서로 결합될 수 근접하게 배치하는 것을 특징으로 하는 반도체 소자 제조 방법을 제공한다.
본 발명은, 서로 전기적으로 연결되며 홀 형상으로 형성되는 두개의 콘택홀을 형성할 때, 두개의 콘택홀 예정 영역이 아령 형상으로 서로 인접하도록 마스크 패턴을 형성한다. 이를 이용한 식각 공정을 통해 식각된 두 콘택홀이 서로 연결되어 이중의 아령 형상을 갖도록 한다. 이렇듯, 두 메탈 콘택을 하나의 메탈 콘택으로 만들 수 있어, 마진 확보를 극대화할 수 있고 메탈 콘택의 폭 감소로 인한 오버래이 마진을 증가시킬 수 있다. 이는 결국 셀 효율(Cell efficiency)을 높일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 4는 본 발명의 일실시예에 따른 반도체 메모리 소자의 주변영역에서 비트라인의 메탈 라인 콘택을 위한 마스크 및 콘택홀이 형성된 평면을 개략적으로 도시한 도면이며, 도 5는 도 4의 마스크를 이용하여 콘택홀을 형성한 평면을 도시한 도면이다.
도 4를 참조하면, 비트라인(B/L)이 형성되어 있고, 비트라인(B/L) 상에 비트 라인(B/L)의 메탈 라인 형성을 위해 아령 형상의 오픈 영역을 갖는 마스크 패턴(P)이 형성되어 있다. 마스크 패턴(P)이 갖는 아령 형상의 오픈 영역은 그 장축 방향으로 인접하여 이격되며, 그 단축 방향으로는 비트라인(B/L)의 폭을 벗어나지 않도록 한다.
도 1과 같은 종래의 경우에는 사각형의 사이즈가 'x=0.24', 'y=0.24'의 정사각형이었으나, 도 4의 본 발명에서는 'a=0.16', 'b=0.37', 'c=0.10', 'd=0.11', 'e=0.10', 'f=0.84'이다.
여기서, 단위는 '㎛'이다.
따라서, 단축의 길이가 종래의 'x=0.24'에서 'a=0.16' 및 'c=0.10'으로 줄일 수 있다. 아울러, 인접한 두 오픈 영역 사이의 이격 거리는 'e=0.10'으로 접근시킴으로써, 후속 콘택 형성을 위한 식각 공정에서 두 오픈 영역이 서로 결합되도록 한다,
도 5를 참조하면, 도 4의 인접하는 두 콘택 영역간의 근접 결과 식각 후 두 오픈 영역이 결합되어 하나의 아령 형상의 콘택홀(H)을 이룸을 알 수 있다.
도 6은 메탈 라인이 형성된 반도체 메모리 소자의 주변영역을 도시한 평면도이다.
도 6의 (a) 및 도 6의 (b)를 참조하면, 기판(도시하지 않음) 상에 소정 간격으로 이격된 라인 형상의 게이트전극(G601, G602)이 형성되어 있으며, 게이트전극(G601, G602) 상부에 게이트전극(G601, G602)과 수직으로 교차하는 비트라인(B/L)이 형성되어 있으며, 비트라인(B/L)과 메탈 라인의 접속을 위한 아령 형상의 두개 의 메탈 콘택 예정 영역(C/T)이 근접한 형태의 마스크 패턴이 형성되어 있다.
여기서, 도면부호 'M'은 메탈 콘택 예정 영역(C/T) 상에 형성될 메탈 라인(M)을 나타낸다.
종래와 같이 한 변의 길이가 "0.24㎛"인 정사각형 형상의 콘택 예정 영역(C/T)을 갖도록 할 경우 비트라인(B/L)의 단축 방향 양측으로 약 "0.08㎛"의 마진이 있다.
반면, 본 발명과 같은 형상을 갖도록 하면, 도 6의 (a)에 도시된 바와 같이 비트라인(B/L)의 단축 방향 양측으로 약 "0.11㎛"의 마진이 있다. 즉, "0.03㎛"의 마진이 증가함을 알 수 있다.
도 6의 (b)에 도시된 바와 같이, 주변영역에서 비트라인(B/L)의 폭을 "0.02㎛" 감소시킬 경우에도 비트라인(B/L)의 단축 방향 양측으로 약 "0.10㎛"의 마진이 있으므로, 비트라인(B/L)의 폭을 감소시킬 수 있다. 이는 주변영역에서의 메탈 라인의 폭 감소가 가능함을 나타내며, 이로 인해 셀 효율을 증가시킬 수 있다.
도 7은 본 발명의 일실시예에 따라 메탈 라인이 형성된 반도체 메모리 소자의 주변영역을 도시한 평면도이다.
도 7을 참조하면, 기판(도시하지 않음) 상에 소정 간격으로 이격된 라인 형상의 게이트전극(G601, G6022)이 형성되어 있으며, 게이트전극(G601, G602) 상부에 게이트전극(G601, G602)과 수직으로 교차하는 비트라인(B/L)이 형성되어 있으며, 비트라인과 메탈 라인의 접속을 위한 메탈 콘택(H)이 형성되어 있으며, 메탈 콘택(H) 상에는 메탈 라인(M)이 형성되어 있다.
한편, 도 5에 도시된 바와 같이, 인접한 두 콘택 예정 영역이 서로 결합됨으로써, 메탈 콘택(C/T)은 하나의 아령 형상 또는 땅콩 형상을 갖게 된다.
따라서, 종래에 비해 셀 효율을 높이면서도 실질적으로 동일한 콘택 저항을 얻을 수 있다.
전술한 바와 같이 이루어지는 본 발명은, 서로 전기적으로 연결되며 홀 형상으로 형성되는 두개의 콘택홀을 형성할 때, 두개의 콘택홀 예정 영역이 아령 형상으로 서로 인접하도록 마스크 패턴을 형성하고, 이를 이용한 식각 공정을 통해 식각된 두 콘택홀이 서로 연결되어 이중의 아령 형상을 갖도록 함으로써, 두 메탈 콘택을 하나의 메탈 콘택으로 만들 수 있어 마진 확보를 극대화할 수 있고, 메탈 콘택의 폭 감소로 인한 오버래이 마진을 증가시킬 수 있어, 셀 효율을 증가시킬 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 발명의 실시예에서는 비트라인 금속 배선 공정을 그 예로 하였으나, 게이트전극 패턴, 콘택 패드 또는 금속배선 등과의 콘택홀 형성 공정 등 콘택홀을 형성하는 모든 공정으로 응용이 가능하다.
상술한 바와 같은 본 발명은, 콘택 형성시 오버래이 마진을 증가시킬 수 있어, 반도체 소자 제조시 결함 발생을 줄여 수율을 향상시킬 수 있는 효과가 있다.

Claims (7)

  1. 하부의 전도층에 콘택되며 서로 전기적으로 접속되는 두 개의 메탈 콘택을 형성함에 있어서,
    상기 두 메탈 콘택이 형성되는 영역이 장축과 단축을 갖고, 장축 방향으로 인접한 부분이 식각시 서로 결합될 수 근접하게 배치하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 메탈 콘택이 형성되는 영역은 아령 형상인 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 두 개의 메탈 콘택은 하나의 아령 형상 또는 땅콩 형상인 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 전도층은 비트라인인 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 기판 상에 소정의 간격을 갖는 복수의 게이트전극을 형성하는 단계와,
    상기 게이트전극 상부에 상기 게이트전극과 수직 방향으로 교차하는 비트라인을 형성하는 단계와,
    상기 비트라인에 콘택되며 서로 전기적으로 접속되는 두 개의 메탈 콘택을 형성하는 단계를 포함하며,
    상기 두 메탈 콘택이 형성되는 영역이 장축과 단축을 갖고, 장축 방향으로 인접한 부분이 식각시 서로 결합될 수 근접하게 배치하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 메탈 콘택이 형성되는 영역은 아령 형상인 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 두 개의 메탈 콘택은 하나의 아령 형상 또는 땅콩 형상인 것을 특징으 로 하는 반도체 소자 제조 방법.
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