JPH04269851A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04269851A JPH04269851A JP3068291A JP3068291A JPH04269851A JP H04269851 A JPH04269851 A JP H04269851A JP 3068291 A JP3068291 A JP 3068291A JP 3068291 A JP3068291 A JP 3068291A JP H04269851 A JPH04269851 A JP H04269851A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 230000002093 peripheral effect Effects 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 abstract description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052782 aluminium Inorganic materials 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
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- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路の構造に
関するものである。
関するものである。
【０００２】
【従来の技術】近年、ＬＳＩ等の製造技術の発展と共に
ＬＳＩ等の高集積化、高速化が必要になって来ている。 然しながら、従来の半導体集積回路に有っては、図４に
示す様な電源配線層のセル内部に固定的に設けられるも
のであり、又その配線の幅もセル毎に固定されていた。 即ち、セル１に拡散層としてのＰ−チャネル２とＮ−チ
ャネル３とが設けられており、各拡散層２及び３はコン
タクト部７、７’、７”・・・に接続された配線９、１
０を介してセル内部に配線された第１の電源線（ＶＤＤ
）４、及び第２の電源線（ＶＳＳ）５と接続される。
ＬＳＩ等の高集積化、高速化が必要になって来ている。 然しながら、従来の半導体集積回路に有っては、図４に
示す様な電源配線層のセル内部に固定的に設けられるも
のであり、又その配線の幅もセル毎に固定されていた。 即ち、セル１に拡散層としてのＰ−チャネル２とＮ−チ
ャネル３とが設けられており、各拡散層２及び３はコン
タクト部７、７’、７”・・・に接続された配線９、１
０を介してセル内部に配線された第１の電源線（ＶＤＤ
）４、及び第２の電源線（ＶＳＳ）５と接続される。
【０００３】一方、各拡散領域のコンタクト１１と１２
にアルミ配線６が接続され所望の信号がセル外部に出力
されている。尚、図４中、８はゲートとして作用するポ
リシリコン層である。処で、係る従来の半導体集積回路
に於いては、電源線がセル内に配置されていると言う基
本的構成が採用されている事から、当該セルの構成が決
定されていると該電源線の幅は或る一定の範囲に限定さ
れてしまい、該電源線の幅に自由度が全く存在していな
かった。その為、例えば、該セルで使用する電源の周波
数が変更された場合に、特に該周波数が高くなった場合
には該配線部に熱的及び物理的歪みが発生してエレクト
ロマイグレーションが発生して当該配線部が破断すると
言う問題が存在していた。
にアルミ配線６が接続され所望の信号がセル外部に出力
されている。尚、図４中、８はゲートとして作用するポ
リシリコン層である。処で、係る従来の半導体集積回路
に於いては、電源線がセル内に配置されていると言う基
本的構成が採用されている事から、当該セルの構成が決
定されていると該電源線の幅は或る一定の範囲に限定さ
れてしまい、該電源線の幅に自由度が全く存在していな
かった。その為、例えば、該セルで使用する電源の周波
数が変更された場合に、特に該周波数が高くなった場合
には該配線部に熱的及び物理的歪みが発生してエレクト
ロマイグレーションが発生して当該配線部が破断すると
言う問題が存在していた。
【０００４】係る問題点を解決する方法として、従来で
は、セルそのものから設計変更して当該電源線の幅を広
くする空間部を形成する等の処置が要求されており、係
る状況は半導体集積回路を初めから設計しなおす事と同
じ事になり、レイアウトの変更等複雑な作業を実行しな
ければならないので大幅なコストアップに繋がるもので
しか無かった。その為、一旦設計されたセルを内蔵する
半導体集積回路に於いては、セルそのものを変更せずに
電源の周波数変更に対し電源線の幅を変更して対処する
と言う自由度は全く存在していなかった。
は、セルそのものから設計変更して当該電源線の幅を広
くする空間部を形成する等の処置が要求されており、係
る状況は半導体集積回路を初めから設計しなおす事と同
じ事になり、レイアウトの変更等複雑な作業を実行しな
ければならないので大幅なコストアップに繋がるもので
しか無かった。その為、一旦設計されたセルを内蔵する
半導体集積回路に於いては、セルそのものを変更せずに
電源の周波数変更に対し電源線の幅を変更して対処する
と言う自由度は全く存在していなかった。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、半導体集積回路に搭載さ
れている各セルの動作周波数に応じてセルの構造を変更
することなく電源線の幅を容易に変更する事を可能にし
、低コストで高集積化、高速化に対応しえる自由度を持
った半導体集積回路を提供するものである。
した従来技術の欠点を改良し、半導体集積回路に搭載さ
れている各セルの動作周波数に応じてセルの構造を変更
することなく電源線の幅を容易に変更する事を可能にし
、低コストで高集積化、高速化に対応しえる自由度を持
った半導体集積回路を提供するものである。
【０００６】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、半導体集積回路に於いて、電源
線が該半導体集積回路内に形成されている少なくとも一
部のセルの外周縁部の少なくとも一部に隣接して設けら
れている半導体集積回路である。
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、半導体集積回路に於いて、電源
線が該半導体集積回路内に形成されている少なくとも一
部のセルの外周縁部の少なくとも一部に隣接して設けら
れている半導体集積回路である。
【０００７】
【作用】本発明に於いては、電源線を該半導体集積回路
に配置形成されている複数個のセル群の外周縁部に沿っ
て配置形成させるものであるので、該セル間の幅を予め
所定の幅に設定しておく事によって、当該電源線の幅は
、必要に応じて自由に変更する事ができる。従って、セ
ルそのものの構成を何ら変更する必要なく、該電源線の
幅を、使用する電源の周波数に最適な幅に設定する事が
可能となる。
に配置形成されている複数個のセル群の外周縁部に沿っ
て配置形成させるものであるので、該セル間の幅を予め
所定の幅に設定しておく事によって、当該電源線の幅は
、必要に応じて自由に変更する事ができる。従って、セ
ルそのものの構成を何ら変更する必要なく、該電源線の
幅を、使用する電源の周波数に最適な幅に設定する事が
可能となる。
【０００８】
【実施例】以下に、本発明に係る雨滴除去装置の具体例
を図面を参照しながら詳細に説明する。図１は本発明に
係る半導体集積回路の原理を説明する図であり又本発明
に係る半導体集積回路の一具体例を示す平面図である。 即ち、図１は、従来例を示す図４と同一部分を示す部分
には同一の参照符号がふされているものであって、セル
１に拡散層としてのＰ−チャネル２とＮ−チャネル３と
が設けられており、各拡散層２及び３はコンタクト部７
、７’、７”・・・に接続されたセル内部に配線された
配線９、１０を介して、該拡散層２及び３から構成され
ているセル１の外周縁部にそれぞれ形成された第１の電
源線（ＶＤＤ）４、及び第２の電源線（ＶＳＳ）５と接
続される。
を図面を参照しながら詳細に説明する。図１は本発明に
係る半導体集積回路の原理を説明する図であり又本発明
に係る半導体集積回路の一具体例を示す平面図である。 即ち、図１は、従来例を示す図４と同一部分を示す部分
には同一の参照符号がふされているものであって、セル
１に拡散層としてのＰ−チャネル２とＮ−チャネル３と
が設けられており、各拡散層２及び３はコンタクト部７
、７’、７”・・・に接続されたセル内部に配線された
配線９、１０を介して、該拡散層２及び３から構成され
ているセル１の外周縁部にそれぞれ形成された第１の電
源線（ＶＤＤ）４、及び第２の電源線（ＶＳＳ）５と接
続される。
【０００９】一方、各拡散領域のコンタクト１１と１２
にアルミ配線６が接続され所望の信号がセル外部に出力
されている。尚、図１中、８はゲートとして作用するポ
リシリコン層である。即ち、本発明に於いては、該第１
の電源線（ＶＤＤ）４は該セル１の上縁部１５に隣接し
て設けられており又第２の電源線（ＶＳＳ）５は該セル
１の下縁部１６に隣接して設けられている。
にアルミ配線６が接続され所望の信号がセル外部に出力
されている。尚、図１中、８はゲートとして作用するポ
リシリコン層である。即ち、本発明に於いては、該第１
の電源線（ＶＤＤ）４は該セル１の上縁部１５に隣接し
て設けられており又第２の電源線（ＶＳＳ）５は該セル
１の下縁部１６に隣接して設けられている。
【００１０】従って、本発明に於ける半導体集積回路内
に設けられる複数個のセルの代表的な構造単位の例は図
２に示される様なものである。従って、本発明に於いて
は、係る構成を有する複数個のセルが左右方向に隣接し
てアレー状に配列形成されるものであるから、該第１の
電源線（ＶＤＤ）４、及び第２の電源線（ＶＳＳ）５は
該アレー状に配列形成されたセル群の上縁部１５及び下
縁部１６に隣接して該セル群の配列方向と平行に配置形
成されるものである。
に設けられる複数個のセルの代表的な構造単位の例は図
２に示される様なものである。従って、本発明に於いて
は、係る構成を有する複数個のセルが左右方向に隣接し
てアレー状に配列形成されるものであるから、該第１の
電源線（ＶＤＤ）４、及び第２の電源線（ＶＳＳ）５は
該アレー状に配列形成されたセル群の上縁部１５及び下
縁部１６に隣接して該セル群の配列方向と平行に配置形
成されるものである。
【００１１】又、本発明に係る半導体集積回路に於いて
は、図５に示される様に該アレー状に配列形成されたセ
ル群ＳＡを更に上下方向に複数段配置形成させるもので
あるが、その際、１のセルアレー段ＳＡ１と隣接するセ
ルアレー段ＳＡ２の間Ｗ１、或いはセルアレー段ＳＡ２
とこれに隣接する他のセルアレー段ＳＡ３との間Ｗ２は
それぞれ適宜の大きさを有する幅に設定する事が必要と
なる。
は、図５に示される様に該アレー状に配列形成されたセ
ル群ＳＡを更に上下方向に複数段配置形成させるもので
あるが、その際、１のセルアレー段ＳＡ１と隣接するセ
ルアレー段ＳＡ２の間Ｗ１、或いはセルアレー段ＳＡ２
とこれに隣接する他のセルアレー段ＳＡ３との間Ｗ２は
それぞれ適宜の大きさを有する幅に設定する事が必要と
なる。
【００１２】係る各セルアレー段間の間隔は、上述した
様に、使用される電源線の幅が、各セルの動作周波数が
変化した場合に、それに対応してその幅が変更しえるに
充分な幅を持つ様に設計しておく事が必要である。更に
、本発明に於いては、該電源線を形成するに際して、該
電源線の一部が該セルの外周縁部の少なくとも一部とオ
ーバーラップして設けられていても良い。更に、本発明
の他の態様としては、図３に示す様に、該セル１を形成
する少なくとも一部の拡散部２または３の外周縁部が該
電源線の配線されている領域に迄突出して形成されてい
ても良く、係る構成を採用することによって、該電源線
から直接基板コンタクトを取る事が可能となる。
様に、使用される電源線の幅が、各セルの動作周波数が
変化した場合に、それに対応してその幅が変更しえるに
充分な幅を持つ様に設計しておく事が必要である。更に
、本発明に於いては、該電源線を形成するに際して、該
電源線の一部が該セルの外周縁部の少なくとも一部とオ
ーバーラップして設けられていても良い。更に、本発明
の他の態様としては、図３に示す様に、該セル１を形成
する少なくとも一部の拡散部２または３の外周縁部が該
電源線の配線されている領域に迄突出して形成されてい
ても良く、係る構成を採用することによって、該電源線
から直接基板コンタクトを取る事が可能となる。
【００１３】本発明に於いては、間隔をおいて隣接して
配列されたセルアレー段間に配列された電源線を他のセ
ルアレー段との共通電源として使用することも可能であ
る。本発明においては、上述した様に、電源線をセルの
外周縁部の少なくとも一部に設ける事によって、セル内
部に該電源線を配置しない為、従来セル内部に於いて電
源線として使用されていた領域が不要となるのでその部
分を縮小してセル自体の寸法を縮小させる事が可能であ
る他、当該領域部分を信号線の配線領域として使用する
事も可能であり、それによって従来必要とされているセ
ル外部の信号線の配線領域を減少させる事も出来る。
配列されたセルアレー段間に配列された電源線を他のセ
ルアレー段との共通電源として使用することも可能であ
る。本発明においては、上述した様に、電源線をセルの
外周縁部の少なくとも一部に設ける事によって、セル内
部に該電源線を配置しない為、従来セル内部に於いて電
源線として使用されていた領域が不要となるのでその部
分を縮小してセル自体の寸法を縮小させる事が可能であ
る他、当該領域部分を信号線の配線領域として使用する
事も可能であり、それによって従来必要とされているセ
ル外部の信号線の配線領域を減少させる事も出来る。
【００１４】図５は本発明に係る半導体集積回路の一具
体例を示す平面図である。セルアレー段ＳＡ１はセルＡ
、Ｂ及びＣから構成されており、セルアレー段ＳＡ２は
セルＤ、Ｅ及びＦから構成されている。又セルアレー段
ＳＡ３はセルＧ、Ｈ、Ｉ及びＪから構成されており、該
セルアレー段ＳＡ１の上縁部１５に接続し且つ該セルア
レー段ＳＡ１の配列方向と平行に第１の電源線（ＶＤＤ
）４が設けられ、該セルアレー段ＳＡ１と該セルアレー
段ＳＡ２間に設けられた所定の間隔を有する間隙部Ｗ１
に該第２の電源線（ＶＳＳ）５が両セルアレー段ＳＡ１
、ＳＡ２の共通電源として設けられている。
体例を示す平面図である。セルアレー段ＳＡ１はセルＡ
、Ｂ及びＣから構成されており、セルアレー段ＳＡ２は
セルＤ、Ｅ及びＦから構成されている。又セルアレー段
ＳＡ３はセルＧ、Ｈ、Ｉ及びＪから構成されており、該
セルアレー段ＳＡ１の上縁部１５に接続し且つ該セルア
レー段ＳＡ１の配列方向と平行に第１の電源線（ＶＤＤ
）４が設けられ、該セルアレー段ＳＡ１と該セルアレー
段ＳＡ２間に設けられた所定の間隔を有する間隙部Ｗ１
に該第２の電源線（ＶＳＳ）５が両セルアレー段ＳＡ１
、ＳＡ２の共通電源として設けられている。
【００１５】一方、該セルアレー段ＳＡ２と該セルアレ
ー段ＳＡ３間に設けられた所定の間隔を有する間隙部Ｗ
２には該第１の電源線（ＶＤＤ）４’が該セルアレー段
ＳＡ２の下縁部１６に接続して該セルアレー段ＳＡ２の
配列方向と平行に設けられ、又該セルアレー段ＳＡ３の
上縁部１５に接続し且つ該セルアレー段ＳＡ３の配列方
向と平行に第２の電源線（ＶＳＳ）５’が設けられてい
る。 尚、該間隙部Ｗ２の該第１の電源線（ＶＤＤ）４’と第
２の電源線（ＶＳＳ）５’との間には空間領域Ｏが形成
されており、該領域Ｏは信号線の配線領域として使用さ
れるものである。尚、該セルアレー段ＳＡ３の下縁部１
６に接続し且つ該セルアレー段ＳＡ３の配列方向と平行
に第１の電源線（ＶＤＤ）４”が設けられている。又、
図５に於いてＰと表示されている部分は、セル部Ｂを構
成する拡散領域がそれぞれ電源配線領域に突出して設け
られたもので有って、例えば基板コンタクトを形成して
いる部分を示すものである。尚、図５に於いて点線で表
されている配線は信号配線である。
ー段ＳＡ３間に設けられた所定の間隔を有する間隙部Ｗ
２には該第１の電源線（ＶＤＤ）４’が該セルアレー段
ＳＡ２の下縁部１６に接続して該セルアレー段ＳＡ２の
配列方向と平行に設けられ、又該セルアレー段ＳＡ３の
上縁部１５に接続し且つ該セルアレー段ＳＡ３の配列方
向と平行に第２の電源線（ＶＳＳ）５’が設けられてい
る。 尚、該間隙部Ｗ２の該第１の電源線（ＶＤＤ）４’と第
２の電源線（ＶＳＳ）５’との間には空間領域Ｏが形成
されており、該領域Ｏは信号線の配線領域として使用さ
れるものである。尚、該セルアレー段ＳＡ３の下縁部１
６に接続し且つ該セルアレー段ＳＡ３の配列方向と平行
に第１の電源線（ＶＤＤ）４”が設けられている。又、
図５に於いてＰと表示されている部分は、セル部Ｂを構
成する拡散領域がそれぞれ電源配線領域に突出して設け
られたもので有って、例えば基板コンタクトを形成して
いる部分を示すものである。尚、図５に於いて点線で表
されている配線は信号配線である。
【００１６】
【発明の効果】本発明に於いては、上記の構成を採用し
ているので、半導体集積回路に搭載されている各セルの
動作周波数の応じてセルの構造を変更することなく電源
線の幅を容易に変更する事を可能にし、低コストで高集
積化、高速化に対応しえる自由度を持った半導体集積回
路を提供する事が可能となり、更に電源配線がセル外部
に形成されるので、信号配線の設計配置が容易となり又
そのコンパクトな信号配線の配置が可能となるので、両
配線の自動設計が可能となる。
ているので、半導体集積回路に搭載されている各セルの
動作周波数の応じてセルの構造を変更することなく電源
線の幅を容易に変更する事を可能にし、低コストで高集
積化、高速化に対応しえる自由度を持った半導体集積回
路を提供する事が可能となり、更に電源配線がセル外部
に形成されるので、信号配線の設計配置が容易となり又
そのコンパクトな信号配線の配置が可能となるので、両
配線の自動設計が可能となる。
【００１７】
【図１】本発明に係る原理説明図であり又本発明に係る
半導体集積回路の一具体例を示す平面図である。
半導体集積回路の一具体例を示す平面図である。
【図２】本発明に使用されるセルの構造の一具体例を示
す平面図である。
す平面図である。
【図３】本発明に使用されるセルの構造の他の具体例を
示す平面図である。
示す平面図である。
【図４】従来の半導体集積回路に於けるセルと配線との
関係を示す平面図である。
関係を示す平面図である。
【図５】本発明に係る半導体集積回路の一具体例を示す
平面図である。
平面図である。
１…セル
２…Ｐ−チャネルレ拡散層
３…Ｎ−チャネル拡散層
４…第１の電源線（ＶＤＤ）
５…第２の電源線（ＶＳＳ）
６…信号出力線、アルミ配線
７、７’、７”…コンタクト部
８…ポリシリコン層
９、１０…接続配線
１１、１２…コンタクト部
１３、１４…電源配線と接続配線との接続部１５…セル
上縁部 １６…セル下縁部 ２０、２１…突出部 ＳＡ…セルアレー段 Ｗ…間隔部
上縁部 １６…セル下縁部 ２０、２１…突出部 ＳＡ…セルアレー段 Ｗ…間隔部
Claims (5)
- 【請求項１】 半導体集積回路に於いて、セル供給用
電源線が該半導体集積回路内に形成されている少なくと
も一部のセルの外周縁部の少なくとも一部に隣接して設
けられている事を特徴とする半導体集積回路。 - 【請求項２】 該電源線の一部が該セルの外周縁部の
少なくとも一部とオーバーラップして設けられている事
を特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 該セルの少なくとも一部の外周縁部が
該電源線の配線されている領域に迄突出して形成されて
いる事を特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 該複数個のセルが一方向に連続的にア
レー状に隣接配置されている場合に於いて、該セルアレ
ーの少なくとも一方の側縁部に隣接し、かつ該セルアレ
ーの配列方向と平行に電源線が設けられている事を特徴
とする請求項１記載の半導体集積回路。 - 【請求項５】 該電源線が間隔をおいて隣接して配列
されたセル間に配列され共通電源として使用される様に
構成されている事を特徴とする請求項１記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068291A JPH04269851A (ja) | 1991-02-26 | 1991-02-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068291A JPH04269851A (ja) | 1991-02-26 | 1991-02-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04269851A true JPH04269851A (ja) | 1992-09-25 |
Family
ID=12310466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3068291A Withdrawn JPH04269851A (ja) | 1991-02-26 | 1991-02-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04269851A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6701509B2 (en) * | 1999-08-10 | 2004-03-02 | Koninklijke Philips Electronics N.V. | Integrated circuit power and ground routing |
-
1991
- 1991-02-26 JP JP3068291A patent/JPH04269851A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6701509B2 (en) * | 1999-08-10 | 2004-03-02 | Koninklijke Philips Electronics N.V. | Integrated circuit power and ground routing |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |