JPH1126602A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH1126602A JPH1126602A JP9183298A JP18329897A JPH1126602A JP H1126602 A JPH1126602 A JP H1126602A JP 9183298 A JP9183298 A JP 9183298A JP 18329897 A JP18329897 A JP 18329897A JP H1126602 A JPH1126602 A JP H1126602A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】
【課題】ＣＭＯＳ構造の出力回路において第３層の配線
を必要とすることなしにＰ−ＭＯＳトランジスタとＮ−
ＭＯＳトランジスタについて所定の接続を実現する。 【解決手段】Ｐ−ＭＯＳトランジスタ群とＮ−ＭＯＳト
ランジスタ群の各トランジスタをそのチャンネル長が半
導体チップのスペース的自由度の有る方向になるように
半導体基板１に形成し、その半導体基板１上に配線を施
して各トランジスタに所定の接続を施して成る半導体集
積回路装置において、第２層配線としての電源線ＶDD、
グランド線ＶSSを溝３１、３２を設けることにより、く
り抜いて電源線ＶDD、グランド線ＶSS内に孤立配線領域
３３、３４を形成し、この孤立配線領域３３、３４をビ
アホールを介して第１層配線の第１、第２導電型トラン
ジスタ群間接続の配線２１、２２、２３に接続する。
尚、配線２１、２２、２３は並行で、且つ直線である。
を必要とすることなしにＰ−ＭＯＳトランジスタとＮ−
ＭＯＳトランジスタについて所定の接続を実現する。 【解決手段】Ｐ−ＭＯＳトランジスタ群とＮ−ＭＯＳト
ランジスタ群の各トランジスタをそのチャンネル長が半
導体チップのスペース的自由度の有る方向になるように
半導体基板１に形成し、その半導体基板１上に配線を施
して各トランジスタに所定の接続を施して成る半導体集
積回路装置において、第２層配線としての電源線ＶDD、
グランド線ＶSSを溝３１、３２を設けることにより、く
り抜いて電源線ＶDD、グランド線ＶSS内に孤立配線領域
３３、３４を形成し、この孤立配線領域３３、３４をビ
アホールを介して第１層配線の第１、第２導電型トラン
ジスタ群間接続の配線２１、２２、２３に接続する。
尚、配線２１、２２、２３は並行で、且つ直線である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関するものであり、特にＣ−ＭＯＳ構造の回路を有す
る半導体集積回路装置に関する。
に関するものであり、特にＣ−ＭＯＳ構造の回路を有す
る半導体集積回路装置に関する。
【０００２】
【従来の技術】図５に示すように、半導体集積回路装置
１００では、多数のＩ／Ｏセル９０ａ、９０ｂ、９０
ｃ、・・・、９０ｎが形成される。このようなＩ／Ｏセ
ルの出力回路はＰ−ＭＯＳトランジスタとＮ−ＭＯＳト
ランジスタのＣＭＯＳ接続構造を成しているのが普通で
ある。
１００では、多数のＩ／Ｏセル９０ａ、９０ｂ、９０
ｃ、・・・、９０ｎが形成される。このようなＩ／Ｏセ
ルの出力回路はＰ−ＭＯＳトランジスタとＮ−ＭＯＳト
ランジスタのＣＭＯＳ接続構造を成しているのが普通で
ある。
【０００３】この場合、ＬＳＩ等のようにトランジスタ
が微小に形成されるものにおいては、ドライブ能力を高
めるために図９に示すようにＣＭＯＳを複数並列接続す
ることを行なう。図９において、Ｐ１、Ｐ２、・・・、
ＰｎはＰ−ＭＯＳトランジスタ、Ｎ１、Ｎ２、・・・、
ＮｎはＮ−ＭＯＳトランジスタである。また、ＶDDは電
源線、ＶSSはグランド線、９１は出力端子である。
が微小に形成されるものにおいては、ドライブ能力を高
めるために図９に示すようにＣＭＯＳを複数並列接続す
ることを行なう。図９において、Ｐ１、Ｐ２、・・・、
ＰｎはＰ−ＭＯＳトランジスタ、Ｎ１、Ｎ２、・・・、
ＮｎはＮ−ＭＯＳトランジスタである。また、ＶDDは電
源線、ＶSSはグランド線、９１は出力端子である。
【０００４】このような出力回路を構成する半導体基板
上の配線配置構造の従来例として図３に示すタイプ（第
１従来例）と、図４に示すタイプ（第２従来例）のもの
がある。図３において、９５はＰ−ＭＯＳ側のソースＳ
１にコンタクトホール７４を介して接続され、Ｎ−ＭＯ
Ｓ側のソースＳ１にコンタクトホール８４を介して接続
された第１層の配線である。
上の配線配置構造の従来例として図３に示すタイプ（第
１従来例）と、図４に示すタイプ（第２従来例）のもの
がある。図３において、９５はＰ−ＭＯＳ側のソースＳ
１にコンタクトホール７４を介して接続され、Ｎ−ＭＯ
Ｓ側のソースＳ１にコンタクトホール８４を介して接続
された第１層の配線である。
【０００５】同じく、９６はＰ−ＭＯＳ側のドレインＤ
１にコンタクトホール７５、７６を介して接続されＮ−
ＭＯＳ側のドレインＤ１にコンタクトホール８５、８６
を介して接続された第１層の配線であり、９７はＰ−Ｍ
ＯＳ側のソースＳ２にコンタクトホール７７を介して接
続され、Ｎ−ＭＯＳ側のソースＳ２にコンタクトホール
８７を介して接続された第１層の配線である。
１にコンタクトホール７５、７６を介して接続されＮ−
ＭＯＳ側のドレインＤ１にコンタクトホール８５、８６
を介して接続された第１層の配線であり、９７はＰ−Ｍ
ＯＳ側のソースＳ２にコンタクトホール７７を介して接
続され、Ｎ−ＭＯＳ側のソースＳ２にコンタクトホール
８７を介して接続された第１層の配線である。
【０００６】７２はＰ−ＭＯＳ側の第１トランジスタの
ゲート電極であり、７３は同じくＰ−ＭＯＳ側の第２ト
ランジスタのゲート電極である。一方、８２、８３はＮ
−ＭＯＳ側の第１、第２トランジスタのゲート電極であ
る。電源線ＶDD、グランド線ＶSSはいずれも第２層の配
線として形成される。
ゲート電極であり、７３は同じくＰ−ＭＯＳ側の第２ト
ランジスタのゲート電極である。一方、８２、８３はＮ
−ＭＯＳ側の第１、第２トランジスタのゲート電極であ
る。電源線ＶDD、グランド線ＶSSはいずれも第２層の配
線として形成される。
【０００７】次に、図４に示す第２従来例ではトランジ
スタの向きが第１従来例とは９０°異なっている。１０
１はＰ−ＭＯＳ側とＮ−ＭＯＳ側を連結する第３層の配
線である。電源線ＶDD、グランド線ＶSSは第２層配線、
１０２〜１０６は第１層配線である。
スタの向きが第１従来例とは９０°異なっている。１０
１はＰ−ＭＯＳ側とＮ−ＭＯＳ側を連結する第３層の配
線である。電源線ＶDD、グランド線ＶSSは第２層配線、
１０２〜１０６は第１層配線である。
【０００８】
【発明が解決しようとする課題】ところで、ドライブ能
力を高めるためにトランジスタの数を増加させる場合、
図３に示すトランジスタ１つ分の幅に相当するＷＸを整
数倍する必要がある。図３はＰ−ＭＯＳ側とＮ−ＭＯＳ
側ともそれぞれトランジスタが２つずつの場合であった
が、図６はトランジスタが６個の場合（イ）から更に１
個増やす場合（ロ）を示している。ただし、図６は簡単
なため、例えばＰ−ＭＯＳ側のみを示している。ここで
は、トランジスタのチャンネル長はＸ方向、チャンネル
幅はＹ方向となっている。
力を高めるためにトランジスタの数を増加させる場合、
図３に示すトランジスタ１つ分の幅に相当するＷＸを整
数倍する必要がある。図３はＰ−ＭＯＳ側とＮ−ＭＯＳ
側ともそれぞれトランジスタが２つずつの場合であった
が、図６はトランジスタが６個の場合（イ）から更に１
個増やす場合（ロ）を示している。ただし、図６は簡単
なため、例えばＰ−ＭＯＳ側のみを示している。ここで
は、トランジスタのチャンネル長はＸ方向、チャンネル
幅はＹ方向となっている。
【０００９】図６（イ）において、Ｇ１〜Ｇ６はＰ−Ｍ
ＯＳトランジスタのゲート電極を表わしている。従っ
て、６個のＰ−ＭＯＳトランジスタが存在する。これか
ら更にトランジスタを１個追加したい場合、図６（ロ）
に示すように横方向に１つ分トランジスタを増やせばよ
い。Ｇ７は増加したトランジスタのゲート電極を示して
いる。
ＯＳトランジスタのゲート電極を表わしている。従っ
て、６個のＰ−ＭＯＳトランジスタが存在する。これか
ら更にトランジスタを１個追加したい場合、図６（ロ）
に示すように横方向に１つ分トランジスタを増やせばよ
い。Ｇ７は増加したトランジスタのゲート電極を示して
いる。
【００１０】しかしながら、図５に示すようにＩ／Ｏセ
ル９０ａ〜９０ｎは大きさと形状が半導体集積回路装置
１００によって決っているので、図６でＸＡの寸法がそ
れ以上拡大できない場合が多い。このようなとき、第１
従来例（図３）では、Ｙ方向にトランジスタを増やさな
ければならない。図７はその例を示している。しかしな
がら、これは無駄なスペースＡを生じることになってし
まう。
ル９０ａ〜９０ｎは大きさと形状が半導体集積回路装置
１００によって決っているので、図６でＸＡの寸法がそ
れ以上拡大できない場合が多い。このようなとき、第１
従来例（図３）では、Ｙ方向にトランジスタを増やさな
ければならない。図７はその例を示している。しかしな
がら、これは無駄なスペースＡを生じることになってし
まう。
【００１１】これに対し、第２従来例（図４）はチャン
ネル長がＹ方向、チャンネル幅がＸ方向となっているた
め図８に示すようにＹ方向にトランジスタを効率良く追
加できるという長所がある。しかし、この第２従来例は
Ｐ−ＭＯＳ側とＮ−ＭＯＳ側を接続するのに第３層の配
線１０１（図４参照）を必要とする欠点がある。
ネル長がＹ方向、チャンネル幅がＸ方向となっているた
め図８に示すようにＹ方向にトランジスタを効率良く追
加できるという長所がある。しかし、この第２従来例は
Ｐ−ＭＯＳ側とＮ−ＭＯＳ側を接続するのに第３層の配
線１０１（図４参照）を必要とする欠点がある。
【００１２】本発明はこのような点に鑑みなされたもの
であって、第２従来例の如き方式において第３層の配線
を必要としないように工夫した新規且つ有用な半導体集
積回路装置を提供することを目的とする。
であって、第２従来例の如き方式において第３層の配線
を必要としないように工夫した新規且つ有用な半導体集
積回路装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、第１導電型トランジスタ群と第２導電型
トランジスタ群の各トランジスタをそのチャンネル長が
半導体チップのスペース的自由度の有る方向になるよう
に半導体基板に形成し、その半導体基板上に配線を施し
て各トランジスタに所定の接続を施して成る半導体集積
回路装置において、第２層配線としての電源線をくり抜
いて該電源線内に孤立配線領域を形成し、この孤立配線
領域をビアホールを介して第１層配線の第１、第２導電
型トランジスタ群間接続の配線に接続したことを特徴と
する。
め本発明では、第１導電型トランジスタ群と第２導電型
トランジスタ群の各トランジスタをそのチャンネル長が
半導体チップのスペース的自由度の有る方向になるよう
に半導体基板に形成し、その半導体基板上に配線を施し
て各トランジスタに所定の接続を施して成る半導体集積
回路装置において、第２層配線としての電源線をくり抜
いて該電源線内に孤立配線領域を形成し、この孤立配線
領域をビアホールを介して第１層配線の第１、第２導電
型トランジスタ群間接続の配線に接続したことを特徴と
する。
【００１４】また、本発明の半導体集積回路装置は、半
導体基板に形成された複数のＰ−ＭＯＳトランジスタ
と；前記半導体基板に形成された複数のＮ−ＭＯＳトラ
ンジスタと；前記半導体基板上に施された第１絶縁膜
と；第１絶縁膜上に配されるとともに第１方向に延在す
る各トランジスタのための複数のゲート電極と；前記ゲ
ート電極が施された第１絶縁膜上に施された第２絶縁膜
と；第２絶縁膜上に設けられるとともに前記複数のＰ−
ＭＯＳトランジスタのソースを接続する第１線路と；第
２絶縁膜上に設けられるとともに前記複数のＮ−ＭＯＳ
トランジスタのソースを接続する第２線路と；第２絶縁
膜上に設けられるとともに前記Ｐ−ＭＯＳトランジスタ
のドレインと前記Ｎ−ＭＯＳトランジスタのドレインを
接続する並行直線の複数の第３線路と；前記第１、第
２、第３線路が形成された第２絶縁膜上に形成された第
３絶縁膜と；第３絶縁膜上において前記Ｐ−ＭＯＳトラ
ンジスタ上に形成された電源線と；第３絶縁膜上におい
て前記Ｎ−ＭＯＳトランジスタ上に形成されたグランド
線と；電源線内に設けられた第１の孤立配線と；グラン
ド線内に設けられた第２の孤立配線と；第１、第２の孤
立配線を第３絶縁膜に形成したビアホールを通して第３
線路に接続する手段とから成っている。
導体基板に形成された複数のＰ−ＭＯＳトランジスタ
と；前記半導体基板に形成された複数のＮ−ＭＯＳトラ
ンジスタと；前記半導体基板上に施された第１絶縁膜
と；第１絶縁膜上に配されるとともに第１方向に延在す
る各トランジスタのための複数のゲート電極と；前記ゲ
ート電極が施された第１絶縁膜上に施された第２絶縁膜
と；第２絶縁膜上に設けられるとともに前記複数のＰ−
ＭＯＳトランジスタのソースを接続する第１線路と；第
２絶縁膜上に設けられるとともに前記複数のＮ−ＭＯＳ
トランジスタのソースを接続する第２線路と；第２絶縁
膜上に設けられるとともに前記Ｐ−ＭＯＳトランジスタ
のドレインと前記Ｎ−ＭＯＳトランジスタのドレインを
接続する並行直線の複数の第３線路と；前記第１、第
２、第３線路が形成された第２絶縁膜上に形成された第
３絶縁膜と；第３絶縁膜上において前記Ｐ−ＭＯＳトラ
ンジスタ上に形成された電源線と；第３絶縁膜上におい
て前記Ｎ−ＭＯＳトランジスタ上に形成されたグランド
線と；電源線内に設けられた第１の孤立配線と；グラン
ド線内に設けられた第２の孤立配線と；第１、第２の孤
立配線を第３絶縁膜に形成したビアホールを通して第３
線路に接続する手段とから成っている。
【００１５】このような構成によると、第２層配線とし
ての電源線及びグランド線内に孤立した配線領域が形成
され、この孤立配線領域が、第１、第２層間の絶縁膜の
ビアホールを通して所定の第１層配線（第１、第２導電
型トランジスタ群間の配線）と接続される。従って、第
２従来例のように第３層の配線を設けなくても所期の接
続を実現できる。そのため配線構造がシンプルになる。
ての電源線及びグランド線内に孤立した配線領域が形成
され、この孤立配線領域が、第１、第２層間の絶縁膜の
ビアホールを通して所定の第１層配線（第１、第２導電
型トランジスタ群間の配線）と接続される。従って、第
２従来例のように第３層の配線を設けなくても所期の接
続を実現できる。そのため配線構造がシンプルになる。
【００１６】
【発明の実施の形態】図１は半導体集積回路装置の要部
の配線を平面的に示しており、また図２はその要部を分
解して模式的に示している。これらの図において、１は
Ｐ型の半導体基板であり、２はそれに形成されたＮウエ
ルである。このＮウエル２内には、Ｐ−ＭＯＳトランジ
スタ用のソースＳ１、Ｓ２、ドレインＤ１の各領域が形
成されている。
の配線を平面的に示しており、また図２はその要部を分
解して模式的に示している。これらの図において、１は
Ｐ型の半導体基板であり、２はそれに形成されたＮウエ
ルである。このＮウエル２内には、Ｐ−ＭＯＳトランジ
スタ用のソースＳ１、Ｓ２、ドレインＤ１の各領域が形
成されている。
【００１７】また、半導体基板１の異なる箇所にはＮ−
ＭＯＳトランジスタ用のソースＳ１、Ｓ２、ドレインＤ
１の各領域が形成されている。３はＳｉＯ2等の材料で
形成された第１絶縁膜であり、その上にゲート電極４〜
７が図示の如く形成される。８は第２の絶縁膜である。
ＭＯＳトランジスタ用のソースＳ１、Ｓ２、ドレインＤ
１の各領域が形成されている。３はＳｉＯ2等の材料で
形成された第１絶縁膜であり、その上にゲート電極４〜
７が図示の如く形成される。８は第２の絶縁膜である。
【００１８】第２の絶縁膜８上には、Ｐ−ＭＯＳ側、Ｎ
−ＭＯＳ側の各々において各トランジスタのソースＳ１
とＳ２を接続するための配線９〜１２が形成されてい
る。これらの配線は第１、第２の絶縁膜３、８に形成し
たコンタクトホール１３〜２０（図１参照）を通してソ
ースＳ１、Ｓ２にコンタクトしている。
−ＭＯＳ側の各々において各トランジスタのソースＳ１
とＳ２を接続するための配線９〜１２が形成されてい
る。これらの配線は第１、第２の絶縁膜３、８に形成し
たコンタクトホール１３〜２０（図１参照）を通してソ
ースＳ１、Ｓ２にコンタクトしている。
【００１９】第２の絶縁膜８上には、更にＰ−ＭＯＳト
ランジスタとＮ−ＭＯＳトランジスタのドレインＤ１、
Ｄ１を接続するための配線２１、２２、２３も形成され
ている（ただし、図２では配線２１は省略）。これらの
配線２１、２２、２３は並行な直線であり、第１、第２
の絶縁膜３、８に形成したコンタクトホール２４〜２９
（図１参照）を介してドレインＤ１、Ｄ１にコンタクト
している。
ランジスタとＮ−ＭＯＳトランジスタのドレインＤ１、
Ｄ１を接続するための配線２１、２２、２３も形成され
ている（ただし、図２では配線２１は省略）。これらの
配線２１、２２、２３は並行な直線であり、第１、第２
の絶縁膜３、８に形成したコンタクトホール２４〜２９
（図１参照）を介してドレインＤ１、Ｄ１にコンタクト
している。
【００２０】３０は第３の絶縁膜であり、その上に電源
線ＶDD、グランド線ＶSSが形成されている。そして、こ
れらの電源線ＶDD、グランド線ＶSSは溝３１、３２によ
ってくり抜かれ、それによって孤立配線領域３３、３４
が形成されている。孤立配線領域３３、３４は第３の絶
縁膜３０に設けられたビアホール（３５〜４０）を介し
て絶縁膜８上の配線２１〜２３に接続されている。上記
配線のうち、配線９〜１２、２１〜２３は第１層配線で
あり、電源線ＶDD、グランド線ＶSS、孤立配線領域３
３、３４はそれぞれ第２層配線である。
線ＶDD、グランド線ＶSSが形成されている。そして、こ
れらの電源線ＶDD、グランド線ＶSSは溝３１、３２によ
ってくり抜かれ、それによって孤立配線領域３３、３４
が形成されている。孤立配線領域３３、３４は第３の絶
縁膜３０に設けられたビアホール（３５〜４０）を介し
て絶縁膜８上の配線２１〜２３に接続されている。上記
配線のうち、配線９〜１２、２１〜２３は第１層配線で
あり、電源線ＶDD、グランド線ＶSS、孤立配線領域３
３、３４はそれぞれ第２層配線である。
【００２１】このように本実施形態では、第２層配線と
しての電源線及びグランド線の一部を孤立配線として利
用するとともに、これを第１層の配線（上記配線２１〜
２３）に接続することにより第３層配線を形成すること
なく、Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジス
タの所定接続を実現することができる。しかも、この形
態では、ドライブ能力を上げたい場合に、図８に示す如
く、トランジスタの配列方向（Ｙ方向）にトランジスタ
の数を増やすので、無駄なスペースの増加を伴なわな
い。
しての電源線及びグランド線の一部を孤立配線として利
用するとともに、これを第１層の配線（上記配線２１〜
２３）に接続することにより第３層配線を形成すること
なく、Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジス
タの所定接続を実現することができる。しかも、この形
態では、ドライブ能力を上げたい場合に、図８に示す如
く、トランジスタの配列方向（Ｙ方向）にトランジスタ
の数を増やすので、無駄なスペースの増加を伴なわな
い。
【００２２】尚、配線２１〜２３はチャンネル長と同方
向に直線で並行に走っているので、配線スペースをあま
り占有することなく（従って第１層における他の配線の
自由度を損なうことなしに）、太く形成できるので、複
数本であることと相俟って電流容量を大きくとれる。こ
れに対して、配線２１〜２３を第１層においてチャンネ
ル長に対し直角方向（従ってチャンネル幅方向、即ちゲ
ート電極の延在方向）にとることも考えられるが、配線
９〜１２を迂回するように配線２１〜２３をコ字型配線
として周囲に引き回すことになる。これでは、配線を太
くするスペース的余裕がなくなる。
向に直線で並行に走っているので、配線スペースをあま
り占有することなく（従って第１層における他の配線の
自由度を損なうことなしに）、太く形成できるので、複
数本であることと相俟って電流容量を大きくとれる。こ
れに対して、配線２１〜２３を第１層においてチャンネ
ル長に対し直角方向（従ってチャンネル幅方向、即ちゲ
ート電極の延在方向）にとることも考えられるが、配線
９〜１２を迂回するように配線２１〜２３をコ字型配線
として周囲に引き回すことになる。これでは、配線を太
くするスペース的余裕がなくなる。
【００２３】尚、上記構造に加えて、更に３層配線とし
て電源線及びグランド線を設けると、電源線及びグラン
ド線の幅を実質的に倍増できることになる（第２層の電
源線及びグランド線＋第３層の電源線及びグランド
線）。
て電源線及びグランド線を設けると、電源線及びグラン
ド線の幅を実質的に倍増できることになる（第２層の電
源線及びグランド線＋第３層の電源線及びグランド
線）。
【００２４】
【発明の効果】以上説明した通り本発明によれば、ドラ
イブ能力の調整をトランジスタの幅ＷＸの単位で且つ２
層配線構造で実現できる。そして、２層配線構造である
ため従来の３層配線に比べコストが安くつくとともに半
導体集積回路装置の開発期間や製造期間が短縮できると
いう効果がある。
イブ能力の調整をトランジスタの幅ＷＸの単位で且つ２
層配線構造で実現できる。そして、２層配線構造である
ため従来の３層配線に比べコストが安くつくとともに半
導体集積回路装置の開発期間や製造期間が短縮できると
いう効果がある。
【図１】本発明の実施形態に係る半導体集積回路装置の
配線構造を平面的に示す図。
配線構造を平面的に示す図。
【図２】本発明の実施形態に係る半導体集積回路装置の
一部分解斜視図。
一部分解斜視図。
【図３】第１従来例の半導体集積回路装置の配線構造を
平面的に示す図。
平面的に示す図。
【図４】第２従来例の半導体集積回路装置の配線構造を
平面的に示す図。
平面的に示す図。
【図５】半導体集積回路装置のＩ／Ｏセルを示す図。
【図６】半導体集積回路装置のドライブ能力を上げる方
法の説明図。
法の説明図。
【図７】第１従来例の欠点を説明するための図。
【図８】本発明での半導体集積回路装置のドライブ能力
を上げる方法を示す図。
を上げる方法を示す図。
【図９】本発明の半導体集積回路装置の回路図。
１ 半導体基板 ２ Ｎウエル ３、８、３０ 絶縁膜 ４〜６、Ｇ１〜Ｇ７ ゲート電極 ＶDD、ＶSS 電源線及びグランド線 ３３、３４ 孤立配線領域 ９〜１２ ソース間接続の配線 ２１〜２３ ドレイン間接続の配線
Claims (3)
- 【請求項１】第１導電型トランジスタ群と第２導電型ト
ランジスタ群の各トランジスタをそのチャンネル長が半
導体チップのスペース的自由度の有る方向になるように
半導体基板に形成し、その半導体基板上に配線を施して
各トランジスタに所定の接続を施して成る半導体集積回
路装置において、 第２層配線としての電源線及びグランド線をくり抜いて
該電源線及びグランド線内にそれぞれ孤立配線領域を形
成し、この孤立配線領域をビアホールを介して第１層配
線の第１、第２導電型トランジスタ群間接続の配線に接
続したことを特徴とする半導体集積回路装置。 - 【請求項２】半導体基板に形成された複数のＰ−ＭＯＳ
トランジスタと、 前記半導体基板に形成された複数のＮ−ＭＯＳトランジ
スタと、 前記半導体基板上に施された第１絶縁膜と、 第１絶縁膜上に配されるとともに第１方向に延在する各
トランジスタのための複数のゲート電極と、 前記ゲート電極が施された第１絶縁膜上に施された第２
絶縁膜と、 第２絶縁膜上に設けられるとともに前記複数のＰ−ＭＯ
Ｓトランジスタのソースを接続する第１線路と、 第２絶縁膜上に設けられるとともに前記複数のＮ−ＭＯ
Ｓトランジスタのソースを接続する第２線路と、 第２絶縁膜上に設けられるとともに前記Ｐ−ＭＯＳトラ
ンジスタのドレインと前記Ｎ−ＭＯＳトランジスタのド
レインを接続する並行直線の複数の第３線路と、 前記第１、第２、第３線路が形成された第２絶縁膜上に
形成された第３絶縁膜と、 第３絶縁膜上において前記Ｐ−ＭＯＳトランジスタ上に
形成された電源線と、 第３絶縁膜上において前記Ｎ−ＭＯＳトランジスタ上に
形成されたグランド線と、 前記電源線内に設けられた第１の孤立配線と、 前記グランド線内に設けられた第２の孤立配線と、 第１、第２孤立配線を第３絶縁膜に形成したビアホール
を通して第３線路に接続する手段と、 から成る半導体集積回路装置。 - 【請求項３】Ｉ／Ｏ装置として機能する請求項１又は請
求項２に記載の半導体集積回路装置。
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|---|---|---|---|
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| US09/112,459 US5977573A (en) | 1997-07-09 | 1998-07-09 | Wiring pattern for a semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP18329897A JP3747980B2 (ja) | 1997-07-09 | 1997-07-09 | 半導体集積回路装置 |
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|---|---|
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| JP3747980B2 JP3747980B2 (ja) | 2006-02-22 |
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- 1997-07-09 JP JP18329897A patent/JP3747980B2/ja not_active Expired - Fee Related
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1998
- 1998-07-09 US US09/112,459 patent/US5977573A/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| US5977573A (en) | 1999-11-02 |
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