CN1363954A - 半导体器件、半导体器件的制造方法和半导体器件的设计方法 - Google Patents

半导体器件、半导体器件的制造方法和半导体器件的设计方法 Download PDF

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Abstract

使用CMP法的平坦化处理时实现芯片边缘平坦性的进一步提高。一种在半导体衬底上层叠的多个分层中的规定分层上的芯片边缘中,在切割部内侧形成由与该分层上形成的布线图型1相同材料构成的伪图型2b的半导体器件,在由伪图型2b的内缘、切割部外缘及任意2根平行线所构成的平面区域,伪图型2b的面积相对该平面区域的整个面积占到50%以上。

Description

半导体器件、半导体器件的制造 方法和半导体器件的设计方法
发明领域
本发明涉及半导体器件、半导体器件的制造方法和半导体器件的设计方法，尤其适用于使用CMP(Chemical Mechanical Polishing：化学机械抛光)法的平坦化工艺的半导体器件。
背景技术
近年来的半导体器件中，由于光刻等制造工艺的制约，难以在高台阶差的层间绝缘膜上形成细微的布线图型，必须提高层间绝缘膜的平坦性。因此，作为平坦化处理使用CMP法的公知平坦化处理成为主流。在使用CMP法的平坦化处理时，为抑制所谓的凹陷(dishig)的产生，必须在平坦化的层间绝缘膜的下层的布线层上配置CMP用伪图型。
所谓凹陷是层间绝缘膜的研磨特性根据下层的布线层的密度(布线密度)变动的现象，是下层中不存在布线层的区域，即布线密度低的区域比下层中存在布线的布线密度高的区域有更多的层间绝缘膜的研磨量的现象。产生凹陷时，随着研磨进行，布线密度低区域上的层间绝缘膜的表面被过多研磨，研磨到下层的布线层，因此产生布线层的图型恶化。
上述的CMP用伪图型用于使研磨的层间绝缘膜的下层的布线密度均一化，不仅器件动作必须的布线图型，而且在规定位置上配置伪图型都能抑制凹陷产生并防止平坦性恶化。
但是，作为晶片上的各半导体芯片的边界的切割部中，由于不能配置上述这样的伪图型，从而切割部附近出现层间绝缘膜的平坦性恶化的问题。
参考图7和图8详细说明这个问题。图7和图8表示半导体器件切割工序前的状态，表示在半导体晶片上形成半导体器件后，层叠上层的布线层100、覆盖布线层100的层间绝缘膜101的状态。这里，图7和图8作为例子表示的是形成多层布线层的半导体器件的第n层(n为自然数)的布线层100，其他分层的布线层省略。图7是半导体器件的平面图，图8表示剖面图，图8(a)是沿着图7所示的单点划线III-III’的剖面，图8(b)是沿着图1所示的单点划线IV-IV’的剖面。图7中省略了用于说明的层间绝缘膜101的图示。
如图8(a)所示，在切割部上形成布线层100构成的对准标记的区域附近，第n层的切割部、芯片布线部和CMP伪图型部的每一个的布线密度保持在比较近的水平，因此各个部位中CMP法造成的层间绝缘膜101的研磨量不产生大的偏差。
但是如图8(b)所示，由于通常在切割部上不能形成布线层100构成的布线图型，切割部的布线密度相对芯片布线部、CMP伪图型部和芯片框缘部变得非常小。因此，随着从芯片布线部移动到切割部侧，层间绝缘膜101的研磨量增加，最靠近切割部的芯片布线100a中研磨透，芯片布线100a的图型产生恶化。因此，由图型恶化带来器件可靠性降低的问题。
本发明为解决上述问题作出，第一目的是得到在使用CMP法的平坦化处理时实现芯片边缘的平坦性进一步提高的半导体器件、半导体器件的制造方法和半导体器件的设计方法。
第二目的是通过平坦化有效地构成芯片边缘的遮蔽用图型构成的芯片边缘部。
发明概述
本发明的半导体器件在半导体衬底上层叠的多个分层中的规定分层上的芯片边缘中，在切割部内侧形成由与该分层上形成的布线图型相同材料构成的伪图型，构成为在由所述伪图型的内缘、所述切割部外缘及任意2根平行线所构成的平面区域中，所述伪图型的面积相对该平面区域的整个面积占到50％以上。
在所述规定分层上配备由与所述布线图型相同材料构成、沿着所述芯片边缘延伸的遮蔽用图型，所述伪图型接近所述遮蔽用图型形成。
所述伪图型与所述遮蔽用图型连接形成。
在所述遮蔽用图型下经层间绝缘膜形成下层的遮蔽用图型，所述遮蔽用图型和所述下层的遮蔽用图型经所述层间绝缘膜中形成的连接孔和填充该孔的导电膜连接，所述连接孔为沿着所述遮蔽用图型的槽状。
本发明的半导体器件的制造方法具有：在半导体衬底上形成的绝缘膜上形成布线层的工序；选择地去除所述绝缘膜上的所述布线层、在芯片边缘的切割部内侧形成规定布线图型和伪图型、在由所述伪图型的内缘、所述切割部外缘及任意2根平行线所构成的平面区域中，设定所述伪图型的面积，相对该平面区域的整个面积占到50％以上的工序；在所述绝缘膜上形成层间绝缘膜以覆盖所述布线图型和所述伪图型的工序；研磨所述层间绝缘膜来平坦化的工序。
选择地去除所述绝缘膜上的所述布线层，与所述布线图型和所述伪图型一起形成沿着所述芯片边缘的形状的遮蔽用图型。
将所述伪图型和所述遮蔽用图型作为一体的图型形成。
本发明的半导体器件的设计方法，具有：将半导体衬底上的规定分层中形成的布线层分类为规定的布线图型和伪图型而布置在芯片边缘的切割部内侧的步骤；在由所述切割部外缘、所述伪图型的内缘及任意2根平行线所构成的平面区域中，计算所述伪图型的面积相对所述该平面区域的整个面积的比例的步骤；将所述伪图型的面积比例与规定的阀值相比的步骤；所述伪图型的面积比例小于所述阀值的情况下，扩大所述伪图型的面积的步骤。
所述阀值是所述伪图型的面积相对所述平面区域的整个面积的比例为50％以上的值。
附图的简要说明
图1是表示本发明的实施例1的半导体器件的平面图；
图2是表示本发明的实施例1的半导体器件的剖面简图；
图3是表示本发明的实施例2的半导体器件的平面图；
图4是表示本发明的实施例3的半导体器件的平面图；
图5是表示本发明的实施例3的半导体器件的剖面简图；
图6是表示本发明的实施例4的半导体器件的平面图；
图7是表示已有半导体器件的平面图；
图8是表示已有半导体器件的剖面简图。
实施例1
图1和图2表示作为本发明的实施例1的半导体器件的切割工序前的状态，表示在半导体晶片上形成半导体器件后，层叠上层的布线层和层间绝缘膜的状态。这里，图1和图2作为例子表示的是形成多层布线层的半导体器件的第n层(n为自然数)的布线层，其他分层的布线层省略。图1是半导体器件的平面图，图2表示剖面图，图2(a)是沿着图1所示的单点划线I-I’的剖面，图2(b)是沿着图1所示的单点划线II-II’的剖面。图1中省略了用于说明的层间绝缘膜5的图示。
半导体晶片上形成的多个半导体芯片的每一个以图1和图2所示的切割部为界线由切割机割断。之后，第n层的布线层构成的芯片布线1设置在相对切割部位于芯片内侧的芯片布线部。芯片布线1实际上是半导体芯片动作必须的布线。
从第n层布线除芯片布线1外还构成伪图型2a、遮蔽用图型3、对准标记4。伪图型2a、遮蔽用图型3、对准标记4分别设置在CMP伪图型部、芯片框缘部、切割部区域。
芯片框缘部设置在切割部与芯片布线部之间的切割部侧。CMP伪图型部设置在切割部与芯片布线部之间的芯片布线部侧。之后，由于为切割各个半导体芯片，在晶片上将切割部形成于格子上，把芯片框缘部和CMP伪图型部形成来包围1个半导体芯片。
之后，在由第n层布线层构成的这些芯片布线1、伪图型2a、遮蔽用图型3、对准标记4的上层和下层上还形成用于进行上层(n+1)层与下层(n-1)的布线层的电绝缘的层间绝缘膜5。
在芯片框缘部中，如图2(a)所示，位于遮蔽用图型3下层的层间绝缘膜5中形成连接孔6，遮蔽用图型3通过连接孔6和填充该孔的导电膜与更下层(n-1)的遮蔽用图型(未图示)连接。同样，位于遮蔽用图型3上层的层间绝缘膜5中形成连接孔8，遮蔽用图型3通过连接孔8和填充该孔的导电膜与更上层(n+1)的遮蔽用图型连接。因此，在芯片框缘部，各层遮蔽用图型从上层到下层经连接孔连接，通过遮蔽用图型和连接孔构成的结构包围芯片外边缘，可防止水份等浸入芯片内部。
该实施例1中，如图1所示，未形成对准标记4的切割部附近，在CMP伪图型部上形成比伪图型2a面积更大的伪图型2b。这样，在不能形成第n层的布线层的切割部附近配置大面积的伪图型2b，可由伪图型2b补偿切割部的布线密度的降低，通过CMP法研磨第n层的布线层上的层间绝缘膜5时，可防止产生凹陷并且防止研磨掉芯片布线1。
参考图2说明。如图2(a)所示的I-I’剖面中，由于切割部中存在对准标记4，在切割部第n层的布线密度不会极度降低。因此，沿着图1的单点划线I-I’的区域，第n层的布线层上的层间绝缘膜5的研磨可大致均匀地进行，把芯片布线1的图型恶化抑制到最小限度。
如图2(b)所示的II-II剖’面中，由于切割部中不存在对准标记4，而且是切割部，不能形成第n层的布线层，故在切割部中布线密度大大降低。但是如图2(b)所示，在CMP伪图型部中配置大面积的伪图型2b，因此即使切割部中因凹陷产生而过多地研磨层间绝缘膜5的情况下，可防止其影响延及到芯片布线部。由此，可以防止芯片布线部进行过多的研磨，实际上可以把使器件动作的芯片布线1的图型恶化抑制到最小限度。
伪图型2b的大小设定具体如下进行。图1的平面图中，设定CMP伪图型的内缘、切割部的外缘和任意2根平行线构成的任意平面区域(例如单点划线I-I’、单点划线II-II’、CMP伪图型的内缘、切割部的外缘包围的矩形区域)，算出该区域的第n层布线层(芯片布线1、伪图型2a，2b、遮蔽用图型3、对准标记4)的布线密度。布线密度的算出按布线层的面积相对设定的任意平面区域的整个面积的比例算出。即第n层的布线密度为：布线密度(％)＝(布线层的面积/设定的任意平面区域的整个面积)×100。CMP伪图型的内缘叫作芯片布线部侧的内缘，即CMP伪图型和芯片布线部的界线，切割部的外缘是相对图1中的芯片布线部的相对侧的外缘，即相邻的半导体芯片(图1中未示出)与切割部的界线。
包含芯片布线1的布线层的图型布置时，首先，进行图型的布置，在图型上设定上述任意的平面区域。接着，计算伪图型的面积相对于设定的任意平面区域的整个面积的比例(布线密度)。之后，设定伪图型2b的大小，使得任意平面区域的布线密度必须为50％以上。布线密度不满足50％的情况下，扩大伪图型2b，使得任意区域的布线密度必定为50％以上。通过该设计方法，可进行确实抑制凹陷产生的图型布置。
接着，简略说明图1和图2所示的半导体器件的制造方法。首先，在构图第n-1层的布线层后，形成层间绝缘膜5来覆盖该布线图型，平坦化表面。
接着，在该层间绝缘膜5上形成第n层的布线层。接着，通过平板印刷或续接该平板印刷的干蚀刻对第n层的布线层构图，形成芯片布线1、伪图型2a，2b、遮蔽用图型3、对准标记4。该平板印刷的图型布置时，通过上述图型布置方法来设定伪图型2b的大小，使得任意区域的布线密度为50％以上。
接着再形成层间绝缘膜5来覆盖芯片布线1、伪图型2a，2b、遮蔽用图型3、对准标记4。随后，通过CMP法研磨并平坦化第n层的层间绝缘膜5。通过确保伪图型2b的大小在规定范围，可防止凹陷的过多研磨延及芯片布线1，防止芯片布线1的图型恶化。
如上说明，实施例1中，在不能形成第n层的布线层的切割部附近配置大面积的伪图型2b，即使产生凹陷切割部的层间绝缘膜5的研磨量过大的情况下，也可防止其影响延及芯片布线1。此时，通过把伪图型2b的大小设定成图1的平面图的任意区域的布线密度为50％以上，可把芯片布线1的图型恶化抑制到最小限度。
实施例2
图3是表示作为本发明的实施例2的半导体器件的切割工序前的状态的平面图。在实施例1中，把矩形的连接孔用作第n层的布线层构成的连接遮蔽用图型3和其下层(n-1层)的遮蔽用图型的连接孔6，但实施例2中，如图3所示，在遮蔽用图型3的下层形成沿着遮蔽用图型3的形状的槽状连接孔7，通过连接孔7和填充该孔的导电膜连接遮蔽用图型3和下层(n-1层)的遮蔽用图型。沿着图3的单点划线II’和II-II’的剖面与图2(a)和图2(b)一样。
这样，实施例2中，通过把连接在芯片框缘部形成的第n层遮蔽用图型3和下层(n-1层)的遮蔽用图型的连接孔7作成槽状，可从下侧确实支持遮蔽用图型3，更有效防止因凹陷过多研磨芯片布线1的上层的层间绝缘膜5。由于CMP伪图型部上配置大面积的伪图型2b，可得到与实施例1相同的效果。
实施例3
图4和图5表示作为本发明的实施例3的半导体器件的切割工序前的状态，表示在半导体晶片上形成半导体器件后，层叠上层的布线膜和层间绝缘膜的状态。这里，图4和图5作为例子表示的是形成多层布线层的半导体设备的第n层(n为自然数)的布线层，其他分层的布线层省略。图4是半导体器件的平面图，图5表示剖面图，图5(a)是沿着图4所示的单点划线I-I’的剖面，图5(b)是沿着图1所示的单点划线II-II’的剖面。图4中省略了用于说明的层间绝缘膜5的图示。
在实施例3中，与实施例1同样，通过在未形成第n层的布线层的切割部附近的CMP伪图型部上形成面积较大的伪图型，防止CMP伪图型部的布线密度降低。并且在实施例3中，把芯片框缘部的布线层扩大到CMP伪图型部，使得第n层的芯片框缘部的布线层与CMP伪图型的布线层成为一体，形成如图4所示的遮蔽用图型3a。即连接形成遮蔽用图型3a和伪图型。
通过把遮蔽用图型3a扩大到CMP伪图型部，与实施例1一样，可以提高CMP伪图型部的布线密度。实施例3中，遮蔽用图型3a的形状也与实施例1同样，设定成图4的平面图中任意的区域的布线密度为50％以上。
实施例4
图6是表示作为本发明的实施例4的半导体器件的切割工序前的状态的平面图。实施例3中，如图4所示，使用矩形连接孔作为第n层的布线层构成的连接遮蔽用图型3和其下层(n-1层)的遮蔽用图型的连接孔6，但实施例4中，如图6所示，在遮蔽用图型3的下层形成沿着遮蔽用图型3的形状的槽状连接孔7，通过连接孔7和填充该孔的导电膜连接遮蔽用图型3和下层(n-1层)的遮蔽用图型。沿着图6的单点划线I-I’和II-II’的剖面与图5(a)和图5(b)一样。
这样，实施例4中，与实施例2一样，通过把连接在芯片框缘部形成的第n层遮蔽用图型3和下层(n-1层)的遮蔽用图型的连接孔7作成槽状，可从下侧确实支持遮蔽用图型3a，更有效防止因凹陷过多研磨芯片布线1的上层的层间绝缘膜5。由于配置扩大到CMP伪图型部的遮蔽用图型3a，可得到与实施例3相同的效果。
根据本发明，使用CMP法的平坦化处理时，在包含芯片边缘的伪图型的任意平面区域，由于所述伪图型的面积为该平面区域的整个面积的50％以上，可实现芯片边缘的平坦性的进一步提高，可防止芯片边缘的布线图型的形状恶化。
通过接近遮蔽用图型形成伪图型，与遮蔽用图型一起提高该区域的布线密度，可实现芯片边缘的平坦性的进一步提高。
通过把伪图型和遮蔽用图型形成一体，可进一步提高布线密度、实现芯片边缘的平坦性的进一步提高的同时，容易形成伪图型。
经沿着所述遮蔽用图型的槽形状的连接孔来连接遮蔽用图型和下层的遮蔽用图型，因此可更高效地实现平坦化。
由于在算出伪图型的面积比例、该比例比规定阀值小的情况下扩大伪图型的面积来布线，可实现芯片边缘的平坦性的进一步提高，防止芯片边缘的布线图型的形状恶化。

Claims (11)

1.一种在半导体衬底上层叠的多个分层中的规定分层上的芯片边缘中，在切割部内侧形成由与该分层上形成的布线图型相同材料构成的伪图型的半导体器件，其特征在于构成为在由所述伪图型的内缘、所述切割部外缘及任意2根平行线所构成的平面区域中，所述伪图型的面积相对该平面区域的整个面积占到50％以上。
2.根据权利要求1所述的半导体器件，其特征在于在所述规定分层上配备由与所述布线图型相同材料构成、沿着所述芯片边缘延伸的遮蔽用图型，所述伪图型接近所述遮蔽用图型形成。
3.根据权利要求2所述的半导体器件，其特征在于所述伪图型与所述遮蔽用图型连接形成。
4.根据权利要求2或3所述的半导体器件，其特征在于在所述遮蔽用图型下经层间绝缘膜形成下层的遮蔽用图型，所述遮蔽用图型和所述下层的遮蔽用图型经所述层间绝缘膜中形成的连接孔和填充该孔的导电膜连接，所述连接孔为沿着所述遮蔽用图型的槽状。
5.一种在半导体衬底上层叠的多个分层中的规定分层上的芯片边缘中，在切割部内侧形成由与该分层上形成的布线图型相同材料构成的伪图型的半导体器件，其特征在于在所述规定分层上配备由与所述布线图型相同材料构成、沿着所述芯片边缘延伸的遮蔽用图型，所述伪图型连接所述遮蔽用图型形成。
6.根据权利要求5所述的半导体器件，其特征在于在所述遮蔽用图型下经层间绝缘膜形成下层的遮蔽用图型，所述遮蔽用图型和所述下层的遮蔽用图型经所述层间绝缘膜中形成的连接孔和填充该孔的导电膜连接，所述连接孔为沿着所述遮蔽用图型的槽状。
7.一种半导体器件的制造方法，其特征在于具有：
在半导体衬底上形成的绝缘膜上形成布线层的工序；
选择地去除所述绝缘膜上的所述布线层、在芯片边缘的切割部内侧形成规定布线图型和伪图型、在由所述伪图型的内缘、所述切割部外缘及任意2根平行线所构成的平面区域，设定所述伪图型的面积，相对该平面区域的整个面积占到50％以上的工序；
在所述绝缘膜上形成层间绝缘膜以覆盖所述布线图型和所述伪图型的工序；
研磨所述层间绝缘膜来使之平坦化的工序。
8.根据权利要求7所述的半导体器件的制造方法，其特征在于选择地去除所述绝缘膜上的所述布线层，与所述布线图型和所述伪图型一起形成沿着所述芯片边缘的形状的遮蔽用图型。
9.根据权利要求8所述的半导体器件的制造方法，其特征在于将所述伪图型和所述遮蔽用图型作为一体的图型形成。
10.一种半导体器件的设计方法，其特征在于具有：
将半导体衬底上的规定分层中形成的布线层分类为规定的布线图型和伪图型而布置在芯片边缘的切割部内侧的步骤；
在由所述切割部外缘、所述伪图型的内缘及任意2根平行线所构成的平面区域中，计算所述伪图型的面积相对所述该平面区域的整个面积的比例的步骤；
将所述伪图型的面积比例与规定的阀值相比的步骤；
所述伪图型的面积比例小于所述阀值的情况下，扩大所述伪图型的面积的步骤。
11.根据权利要求10所述的半导体器件的设计方法，其特征在于所述阀值是所述伪图型的面积相对所述平面区域的整个面积的比例为50％以上的值。
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