TW531769B - Semiconductor device, method of manufacturing the same and method of designing the same - Google Patents
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Description
531769 五、發明說明（1) 〔發明所屬的技術範圍〕 …本备明係關於半導體裝置、半導體裝置之製造方法及半 導體裝置之設計方法，尤其係關於使用以CMP (chemical Mechanical Pol i shi ng :化學機械研磨）法的平坦化過程 之半導體裝置最適合。 〔習知技術〕 最近的半導體裝置，因為受到微影術等製造過程上的極 限限制’在^又差較南的層間絕緣膜上形成細微的配線圖 案’變得非常困難，因而發生了需要提昇層間絕緣膜平坦 性的問題。因此，平坦化過程之中使用CMp法之全面性平 坦化過程漸漸成為主流。在使用CMp法的平坦化之際，為 了壓制所謂的凹狀扭曲研磨（d丨S h丨n g )的發生，必須在 要平坦化的層間絕緣膜的下層的配線層，配置CMp用的虛 設圖案。 所謂的凹狀扭曲研磨（dishing)，是層間絕緣膜的研 磨4寸性依照下層配線層的密度（配線密度）而改變的現 象j下層沒有配線層存在的區域，也就是配線密度比較低 的區域，比起下層配線的配線密度高的區域，其層間咆緣 膜的研磨量比較多的現象。發生凹狀扭曲研磨的話，产著 研磨的進行，配線密度較低的區域上的層間絕緣膜的= 會被過度研磨，甚至連下層的配線層都被研磨， 配線層的圖案劣化。 &成 上述CMP用的虛設圖案，就是為了使所研磨的層 膜下層的配線密度更平均化，不僅在裝置所需要用的配象線 Μ 第5頁
I 讎論画爾 \\3l2\2d-code\90-12\90124046.ptd 531769 —----— 五、發明說明（2) 二置上=配置虛設圖案，可藉此抑 ”，欲；:=〕、防止平坦性的劣化。 在晶圓上各半導體晶片的邊 為無法配置上述卢μ 耵欺_部上，因 膜：就會發生平的=在截斷部附近的層間絕緣 導步圖7和圖8是表示半 形成半導體元株夕Γ 員不了在半導體晶圓上 的層間絕^膜丨0 i 將上層配線層1 00、覆蓋配線層1 00 j、巴、味腰i ϋ 1層積的狀熊。於 的配線層所形成的半 〜第θ ?圖8，以多層 線層100為例，至於豆仙β置勺弟層（η疋自然數）的配 外，表示半導層則省略其圖示。此 7)為，示 為圖1所不沿單點虛線W"圖8 () 而省略了層間絕緣膜1Ql的圖示。’ σ 而圖7為便於說明 如圖8 (a)所示，在恭^立 對準標記之區域附近，’由配線層1〇〇所形成的 部、以及CMP虛設圖案部個為的f斷部、晶片配線 近的水準，在各部位都分別以：能保持在比較接 其間的研磨量並不會發生p:研磨層間絕緣膜1 ° 1 ’ 但如圖8 (b)所示，通常了在截if部上，由於無法 由配線層1 0 0形成配線圖幸彳 圖 ,a ^ ^ ^'CMP ^ ^ 1 戠断部之配線密度非常小。因
C*\2D-CODE\90-12\90124046.ptd 第6頁 531769 —丨 _ - 五、發明說明（3) 此，在，晶片配線部移到截斷部 ^ ^ 的研磨量增加，研磨到最接近戴斷，時，層間絕緣膜丨〇 J 得晶片配線1 〇 〇 a發生劣化。從而，W的晶片配線J 〇 0 a，使 整體的信賴性降低之問題發生。使圖案劣化而造成骏置 本發明為解決上述課題，故其第— CMP法進行平坦化過程之際，可更 目的為提供··在使用 坦性之半導體裝置、半導體掌置 制心1汁晶片周緣部的平 之設計方法。 衣 之製造方法及半導體襞置 而且，本發明之第二目的為： 蔽用圖案所成的晶片周緣部構 曰曰=周圍邊緣部的遮 〔本發明解決課題的方法〕 成，“效率的平垣化。 本發明之半導體裝置，係在声籍 當中所指定的層之晶片周緣部：將以和形2 .線圖案相同的材料所成的虛設圖案，形成 音=己 側之半導體裝置，在前述虛設圖案部的内緣、前二内 的外緣、以及任意兩條平行線所構成的任意—平部 中，前述虛設圖案之面積佔該平面區域總面積的5 〇 ^二 而且，在兩述指疋層，備有由和前述配線同樣， 成，延伸在沿著前述晶片周緣部之遮蔽用圖案j <料所 圖案’形成在接近前述遮蔽用圖案之處。 ⑴述虛& 而且，前述虛設圖案，和前述遮g用圖案為連锌/ 、 而且，在前述遮蔽用圖案之下，層間絕緣=形成。、 下層之遮蔽用圖案，前述遮蔽用圖案和前述I、而形成 層之遮蔽用
SIL ill 第7頁 C: \2D-CODE\9(M2\90] 24046. ptd 531769 成於前述 膜而相連 溝渠狀。 明之半導 緣膜上形 作選擇性 配線圖案 在前述虛 兩條平行 該平面區 成可覆蓋 步驟；以 述絕緣膜 圖案以及 之形狀的 述虛設圖 明之半導 定層上形 ’佈局在 案部的内 構成的平 區域總面 五、發明說明（4) 圖案，（介以形 於孔内的導電 用圖案而形成 此外，本發 體基板上的絕 之前述配線層 侧形成特定的 的面積，使得 緣、以及任意 圖案之面積佔 述絕緣膜上形 層間絕緣膜之 的步驟。 而且，將前 形成前述配線 述晶片周緣部 而且，將前 的圖案。 其次’本發 體基板上的指 案和虛設圖案 在前述虛設圖 兩條平行線所 相對於該平面 層間絕緣膜上 接，前述連接 體裝置之製造 成配線層之步 除去，在晶片 以及虛設圖案 設圖案部的内 線所構成的平 域總面積的5 0 前述配線圖案 及研磨前述層 上之前述配線 前述虛設圖案 遮蔽用圖案。 案和前述遮蔽 體裝置之設計 成的配線層， 晶片周緣部的 緣、前述截斷 面區域中’將 積的比例算出 之連接孔，以及填充 孔係為沿著前述遮蔽 方法，具備：在半導 驟；將前述絕緣膜上 周緣部的截斷部的内 ’設定前述虛設圖案 緣、前述截斷部的外 面區域中，前述虛設 %以上之步驟；在前 以及前述虛設圖案之 間絕緣膜使其平坦化 層作選擇性除去，在 之同時，形成沿著前 用圖案，形成為一體 方法，具備：在半導 分類成特定的配線圖 戴斷部内側之步驟； 部的外緣、以及任意 前述虛設圖案之面積 之步驟；將前述虛設
1111 _ M)
\\312\2d-code\90-12\90124046.ptd 第8頁 531769
圖案面積之比例 虛設圖案面積之 圖案面積之步驟 ’和規定的臨限值相比較 比例小於前述臨限值之時 之步驟，在前述 ’擴大前述虛設 對前述平面 而，刖述臨限值，係為前述虛設圖案面積 區域總面積之比例在5 0 %以上之值。 、 〔本發明之實施形態〕 《實施形態1》 圖1以及圖2，為表示本發明實施形態丨之半導體裝置 截斷步驟之前的狀態，在半導體晶圓上形成半導&體《元件之 後，層積上層的配線層以及層間絕緣膜之狀態。:此，^ 1和圖2，以多層的配線層所形成的半導體裝置的第n層（I 疋自然數）的配線層為例’至於其他層的配線層則省略其 圖示。此外，圖1表示半導體裝置的平面圖，圖1則為其; 面圖。圖2 (a )為圖1所示沿單點虛線I〜I，的剖面圖、，° 圖2 ( b )為圖1所示沿單點虛線π - Π，線的剖面圖。二圖j 中為便於說明而省略了層間絕緣膜5的圖示。 ° 在半導體晶圓上形成多數個的各半導體晶片，分別如圖 1以及圖2所示’以截斷部為分界而被截斷器所截斷。而第 η層的配線層所構成的晶片配線1，在相對截斷部屬晶片車六 内側處設置晶片配線部。晶片配線1，是實際使半導體曰 片動作的必要配線。 從弟η層的配線層上’除了晶片配線1之外，還構成有虛 設圖案2a、遮蔽用圖案3、以及對準標記4。虛設圖案2a、 遮蔽用圖案3、對準標記4，分別配置在CMP虛設圖案部、
ill
\\312\2d*code\90-12\90124046.ptd 第9頁 531769 五、發明說明（6) 曰曰片周緣部、以及截辦部的區域。 晶片周緣部’設在截斷部和晶片配線部之間的i 、妓 部侧。而CMP虛設圖案部，設在截斷部和晶片配線罪部I截斷 的靠近晶片配線部側。而且，因為截斷部為將半^曰間 截斷’而在晶圓上形成在袼子上，所以晶片周緣部 ^片 虛設圖案部為圍繞一個半導體晶片而設。 而由第η層的配線層所構成的該等晶片配線1、 2a、遮蔽用圖案3、對準標記4的上層以及下層上， 有進行上層（n+l層）以及下層（η」）配線層之間 性絕緣的層間絕緣膜5。 电氣 在位於遮蔽用圖案3 遮蔽用圖案3到達連 ，和更下層（η-l層） 同樣的，在位於遮蔽 在晶片周緣部，如圖2 (a )所示， 下層的層間絕緣膜5上形成連接孔6 :
接孔6並且介以填充於其中的導電膜 的遮蔽用圖案（並未圖示）相連接C 叹……-pi m 7JT i 用圖案3的上層的層間絕緣膜5上形成連接孔8，遮蔽用圖 案3到達連接孔8並且介以填充於其中的導電膜，和更上 (n +1層）的遮蔽用圖案相連接。從而，在晶片周緣部，运 各層的遮蔽用圖案從上層到下層都介以連接孔而互相連 接’藉由遮蔽用圖案和連接孔所形成的構造，將晶片外 圍環繞，藉此可防止水分等侵入晶片内部。 ° 在本實施形態1中’如圖1所示，在未形成對準標記4的 截斷部附近’ CMP虛設圖案部上配置有比虛設圖案2a面積 更大的虛設圖案2b。如此，在無法形成第η層配線層的截 斷部附近配置大面積的虛設圖案2 b，藉此可以用虛設圖案
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531769 五、發明說明（8) 2b、遮蔽用圖案3、對準標記4 )的配線密度算出。配線密 度之算出，係由相對於所設定的任意平面區域的總面積之 配線面積的百分比所算出。換句話說，在第η層的配線密 度為： 配線密度（％ )=(配線層之面積/所設定任意平面區域 的總面積）X 1 0 0 附帶說明，CMP虛設圖案部的内緣就是晶片配線部側之 内緣，也就是指CMP虛設圖案部和晶片配線部之間的邊 界；而截斷部的外緣，就是圖1中相對於晶片配線部的相 對側之外緣，也就是指相互鄰接的半導體晶片（圖1中並 ¥ 未圖示）和截斷部的邊界。 包含晶片配線1的配線層在作圖案佈局之際，首先，進 行圖案之佈局，在圖案上設定上述任意平面的區域。接 著，算出虛設圖案面積對所設定任意平面區域的總面積之 面積比例（配線密度）。然後，設定虛設圖案2b的尺寸大 小，使得任意平面區域的配線密度務必大於5 0 %以上。在 配線密度不到5 0 %時，將虛設圖案2b擴大，務必使任意區 域内的配線密度大於5 0 % 。介以此種設計方法，可以設計 出可確實抑制凹狀扭曲研磨的發生的圖案佈局。 接著概略說明圖1以及圖2的半導體裝置之製造方法。首 先，將第η- 1層的配線層施以圖案化之後，形成覆蓋此配 -線圖案的層間絕緣膜5，並將其平坦化。 接下來，在此層間絕緣膜5上形成第η層配線層。爾後， 以微影術以及其次的乾式蝕刻，將第η層配線層加以圖案
\\312\2d-code\90-12\90124046.ptd 第12頁 531769 五、發明說明（9) 化，形成晶片西己線1、虛設圖案2a、2b、遮蔽用圖案3 2記4。在術的圖案佈局之際’以上述圖案佈局 勺方法，設疋虛δ又圖案2b的大小以使得任意平面區域 配線密度在5 0 %以上。 一的 其次，再形成覆蓋晶片配線1、虛設圖案2&、2b、遮# 用斤圖案3、對準標記4的層間絕緣膜5。之後，用CMp法边研敝磨 罘η層的層間絕緣膜使之平坦化。因為已確保虛設圖宰孔 的^寸大小在所定的範圍，藉以抑制起因於凹狀扭曲研磨 ^象的過度研磨影響到晶片配線丨，可抑制晶片配線丨的圖 案劣化。 :同以上所說明’實施形態”，在無法形成第〇層配線 运的截斷部附近’配置大面積的虛設圖案2b，藉此，即使 f發生凹狀扭曲研磨而使得截斷部的層間絕緣膜5的研磨 量過大的時候，該影響也能夠被抑制在不會波及晶片配線 」此時，設定虛設圖案2b的尺寸，使得圖j的平面圖之任 的配線密度在5〇% u上’藉此可以將晶片配線】 勺圖水劣化抑制在最小限度内。 《實施形態2》 上本發明實施形態2 1員示半導體裝置在截斷步驟之 的平面圖。在實施形態1中，雖'然第η層配線層所 μ ^ . ^ 層（n-1層）的遮蔽用圖案相連接 =孔；，形的連接孔，但是在實施形態2中，如 圖d所不，在遮蔽用圖崇τ 的形狀的、、聋洱妝沾、查垃、丨、下層，形成沿著遮蔽用圖案6 狀的溝木狀的連接孔7，藉著連接孔7以及將其填充的
\\312\2d-code\90-12\90124046.ptd
第13頁 531769 五、發明說明（ίο) 導電膜，將遮蔽用圖案3和下層（n-l層）的遮蔽用圖案相 連接。而此外補充說明，圖3的沿著單點虛線I - I ’和單 點虛線Π - Π ’線的剖面圖，和圖2 ( a )以及圖2 ( b )相 同。 如此’在實施形癌2中’將晶片周緣部的弟η層遮敝用圖 案3和下層（η - 1層）的遮蔽用圖案相連接的連接孔7，形 成為溝渠狀，藉此可以從下側確實支撐住遮蔽用圖案3， 對凹狀扭曲研磨所造成的晶片配線1的上層的層間絕緣膜5 的過度研磨，可以更有效率的抑制。而且，因為在CMP虛 設圖案部配置了大面積的虛設圖案2 b，所以可以獲得和實 施形態1同樣的效果。 《實施形態3》 圖4以及圖5，為本發明實施形態3中，顯示半導體裝置 在截斷步驟之前的狀態，在半導體晶圓上形成半導體元件 之後，顯示上層的配線膜以及層間絕緣膜層積的狀態。於 此，圖4以及圖5，顯示形成多層層間絕緣膜之半導體裝置 的第η層（η為自然數）的配線層之一例，至於其他層的配 線層的圖示則加以省略。此外，圖4為半導體裝置的平面 圖，圖5為剖面圖。圖5 ( a )為圖1所示沿單點虛線I - I ’ 的剖面圖，圖5 ( b )為圖1所示沿單點虚線Π - Π ’線的剖 _ 面圖。而圖4中為便於說明而省略了層間絕緣膜5的圖示。 - 在此實施形態3之中，和實施形態1同樣的，在無法形成 第η層配線層的截斷部附近的CMP虛設圖案部，形成比較大 面積的虛設圖案，藉此可以抑制CMΡ虛設圖案部的配線密
\\312\2d-code\90-12\90124046.ptd 第14頁 531769 五、發明說明（π) 度減低。而在實施形態3中，將晶片周緣部的配線層擴大 到CMP虛設圖案部，使得第η層的晶片周緣部的配線層和 CMP虛設圖案部的配線層合成為一體，如圖4所示，形成遮 蔽用圖案3a。換句話說，遮蔽用圖案3a和虛設圖案是相連 接而形成的。
如此，將遮蔽用圖案3 a擴大到C Μ P虛設圖案部為止，藉 此，和實施形態1同樣的，可提高C Μ Ρ虛設圖案部的配線密 度。在實施形態3中，也是一樣，遮蔽用圖案3 a的形狀， 設定為和貫施形態1同樣’使圖4的平面圖中之任意區域的 配線密度在5 0 %以上。 《實施形態4》 圖6為本發明實施形態4中，顯示半導體裝置在截斷步驟 之鈿的狀悲之平面圖。在貫施形態3中，如圖4所示，將由 第η層配線層所成的遮蔽用圖案3和其下層（〗屛）的庐蒱 用圖案相連接的連接孔6,用矩形的連二 實施形態4中，如圖6所示，在遮蔽用圖案3的下層，形成 沿著遮蔽用圖案6的形狀的溝渠狀之連接 θ 7以及填充於此的導電膜，將遮蔽用圖案3和下 的遮蔽用圖案相互連接。而圖6所示沿著單點虛線丨—工，
的剖面圖以及單點虛線π- π，線的剖面圖/和"'圖5 (a )以 及圖5 (b)相同。 如此，在f施形態4中’也和實施形態2同樣的，將晶片 周緣部的第蔽用圖案3和下層（rw層）的遮蔽用圖 案相連接的連接孔7 ’形成為溝渠狀，藉此可以從下側確
\\312\2d-code\90-12\90124046.ptd 531769 五、發明說明（12) 實支撐住遮蔽用圖案3 a，對凹狀扭曲研磨所造成的晶片配 線1的上層的層間絕緣膜5的過度研磨，可以更有效率的抑 制。而且，因為配置了擴及CMP虚設圖案部的大面積的遮 蔽用圖案3 a，所以可以獲得和實施形態3同樣的效果。 〔發明的效果〕 如依照本發明，於以CMP法進行平坦化過程之際，在包 含晶片周緣部的虛設圖案之任意平面區域，因為使該虛設 總面積的5 0 %以上，所以可 ’防止在晶片周緣部的配線 近遮蔽用圖案的附近，藉 同提高該區域的配線密度， 平坦性。 圖案一體成形，藉此，可以 片周緣部的平坦性之同時， 進行。 的遮蔽用圖案，丨免沿著前 相連接，因此可更有效率的 比例，在此比例小於所定的 虛設圖案的面積，故可更提 制晶片周緣部的配線圖案之 圖案的面積，佔有該平面區域 更加提升晶片周緣部的平坦性 圖案的形狀劣化。 此外，將虛設圖案形成在接 此，同時可與該遮蔽用圖案共 而月匕夠更加提昇晶片周緣部的 而且’將虛没圖案與遮蔽用 在提高配線密度並更加提昇晶 使得虛設圖案之形成更為容易 其外，將遮蔽用圖案和下層 述遮蔽用圖案的溝渠狀連接孔 達成平坦化。 甚且，异出虛設圖案面積的 臨限值之時，即在佈局中擴大 昇晶片周緣部的平坦性，可抑 形狀劣化。 〔元件編號說明〕
\\312\2d-code\90-12\90124046.ptd 苐16頁 531769
\\312\2d-code\90-12\90124046.ptd 第17頁 531769 圖式簡單說明 圖1係顯示本發明實施形態1之半導體裝置的平面圖。 圖2 (a )、（ b)係顯示本發明實施形態1之半導體裝置的概 略剖面圖。 圖3係顯示本發明實施形態2之半導體裝置的平面圖。 圖4係顯示本發明實施形態3之半導體裝置的平面圖。 圖5 ( a )、（ b)係顯示本發明實施形態3之半導體裝置的概 略剖面圖。 圖6係顯示本發明實施形態4之半導體裝置的平面圖。 圖7係顯示習知半導體裝置的平面圖。 圖8 ( a )、（ b)係顯示習知半導體裝置的概略剖面圖。
\\312\2d-code\90-12\90124046.ptd 第18頁
Claims (1)
- 531769 六、申請專利範圍 1 · 一種半 當中所指定 圖案相同白勺 者’其特徵 在前述虛 意兩條平行 圖案之面積 2·如申請 指定層，備 片周緣部延 前述虛設 3·如申請 設圖案，和 4·如申請 述遮蔽用圖 圖案， 前述遮蔽 前述層間絕 相連接， 前述連接 5. 一種半 當中所指定 線圖案相同 側者，其特 導體裝置 的層之晶 材料所成 為 ： 設圖案部 線所構成 佔該平面 專利範圍 有由和前 伸之遮蔽 圖案，形 專利範圍 前述遮蔽 專利範圍 案之下， ，其係在層積於半導體基板上的多層 片周緣部，將與形成在該層上的配線 的虛設圖案，形成在截斷部分的内侧 的内緣、珂述截斷部的外緣、以及任 的任意-平面區域中，構成前述虛設 ，域總面積的5 〇 %以上。 ^項之半導體裝置，其中，在前述 配線同樣材料所成，且沿著前述晶 用圖案， f在接近如述遮蔽用圖案之處。 第2項之半導體裝置，其中，前述虛 用圖案為連續形成。 第2或3項之半導體裝置，其中，在前 )丨以層間絕緣膜而形成下層之遮蔽用 Z圖案和前述下層之遮蔽用圖案，介以形成於 、膜上之連接孔，以及填充於孔内的導電膜而 ί Ϊ 5沿著前述遮蔽用圖案而形成溝渠狀。 蛉版衣置’其係在層積於半導體基板上的多層 勺層之曰曰片周緣部，將以和形成在該層上的配 的材料所成的虛設圖案，形成在截斷部分的内 徵為： «531769 :、申請專利範圍 ______ +在w述指定層，備有由和前述配線 著:述晶片周緣部延伸之遮蔽用_，Μ才料所成，且… 刖$ f:圖案，和前述遮蔽用圖案為連 * 印專利範圍第5項之半導體事Ί y , 案，下’介以層間絕緣膜而形成下層之遮蔽用圖 =述遮蔽用圖案和前述下層之遮蔽 於則述層間絕緣膜上之連接孔，以圖木，係；丨以形成 而相.連接， 久填充於孔内的導電膜 前述連接孔係為沿著前述遮蔽 7· -種半導體裳置之製造方法，。而形成溝渠狀。 在半導體基板上的絕緣膜上形成配m備： 將前述絕緣膜上之前述配線層步驟； 緣部的截斷部内_ ; 、擇I'生除去，在晶片周 定則述虛設圖案的面積旱 3 :以及虛-圖案’- 域中，前述虛於Ϊ安 兩條平行線所構成的平面區 上之步驟；1又"木之面積佔該平面區域總面積的5 0 %以 在前述絕緣膜上形成可霜罢二 圖案之層間絕緣膜之線圖案以及前述虛設 Tf:;:間絕緣膜使其平坦化的步驟。 8·如申#專利範圍第7項之半導雕爿士 、皮 前述配線圖案以及前述 θ作k擇陡除I’在形成 口又圖木之同時，形成沿著前述晶 \\312\2d-code\90-12\90l24046.ptd 第20頁531769 六、申請專利範圍 片周緣部之形狀的遮蔽用圖案 9·如申請專利範圍第8項之半導體 中，'將前述虛設圖案和前述遮蔽用、安|造方法，其 案。 口木’形成為一體的圖 1 0· —種半導體裝置之設計方法，其 在半導體基板上的指定層上形成的、、：為具備·· 的配線圖案和虛設圖案，佈曰 -、、泉層，分類成指定 之步驟； 。曰曰片周緣部的截斷部内側 在4述崖設圖案部的内緣、 意兩條平行線所構成的平面區域中L，，部的外緣、以及任 面積相對於該平面區域總面積的比例，f前述虛設圖案之 將前述虛設圖案面積之比例 二驟； 步驟；以及 、疋的臨限值相比較之 =述虛設圖案面積之比例小 則述虛設圖案面積之步驟。 IL限值之時，擴大 Π·如申請專利範圍第1〇項之半導體 其中，前述臨限值，在支乂 4η衣置之設計方法， 域總面積之比例在50 % 卞向積對W述平面區 乂上之值。 m wtt 第21頁 \\312\2d-code\90-12\90124046.ptd
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