KR101084632B1 - 반도체소자 - Google Patents

Abstract

본 발명은 반도체소자에 관한 것으로, 패턴 밀도와 분포 차이에 의한 패턴 형성 불량에 따른 소자의 특성 열화를 방지하기 위하여, 패턴과 패턴 사이의 거리가 100 ㎛ 이상인 영역에 더미패턴이 구비되되, 적어도 50 ㎛ 이상의 폭으로 구비되는 와이드 더미패턴을 구비함으로써 패턴 효과에 대해 패턴 형성의 안정성을 확보하여 소자의 특성 열화를 방지할 수 있고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 기술이다.

Description

반도체소자{Semiconductor devices}

도 1 은 종래기술에 따른 반도체소자를 도시한 평면도.

도 2 는 본 발명의 실시 예에 따른 반도체소자를 도시한 평면도.

본 발명은 반도체소자에 관한 것으로, 특히 ASIC ( application specific integrated circuit ) 소자의 다양화에 따른 패턴 분포 및 밀도 차이에 의해 유발될 수 있는 패턴 형성불량에 의한 소자의 특성 열화를 방지할 수 있도록 하는 기술에 관한 것이다.

종래기술은 소자의 설계단계에서 일부 규정, 즉 디자인 룰 ( design rule ) 이나 더미 패턴 ( dummy pattern ) 을 적용함으로써 패턴 효과, 즉 열악한 밀도, 분포에 의한 패터닝에 대한 좋지 않은 영향을 주는 것에 대한 기본적인 문제점을 제거하는 것이다.

그러나, 고객의 다양한 요구에 따라 패턴 분포는 다양할 수 있으며 그에 따라 일부 소자의 제조는 패턴 분포에 의한 패턴 형성 공정에서 치명적인 문제점이 발생한다.

상기한 문제점은 패턴의 밀도인 칩에 대하여 감광막 패턴이 형성되는 부분의 면적비 변화와 패턴의 분포, 즉 패턴들이 일부 영역에 몰려 있거나 전체적으로 균일하게 펴져 있거나 하는 형태에 대해 패턴의 프로파일이 네가티브 경사 ( negative slope )나 어택 ( attack ) 이 발생하고, 심지어 패턴이 제거되는 양상까지 발생할 수 있는 것을 말한다.

또한, 패터닝 공정후 식각 잔류물이나 폴리머가 남으며, CD 관리가 되지 않는 등의 문제점이 있다.

이러한 문제점 발생시 식각 ( etching ) 단위공정의 조건을 상황에 따라 재평가하고 조건을 바꾸는 방법을 통해 문제점을 해결하고 있지만, 유사한 다른 제품과 같이 양산성을 필요로 하는 제품에서 패턴 분포 효과에 의한 다른 문제가 발생할 가능성이 높으며 대응조건이 확보된 동일 장치만을 사용해야 하기 때문에 양산성 측면이 저하되는 문제점이 있다.

도 1 은 패턴 효과에 의해 문제점이 발생되는 종래기술에 따라 형성된 반도체소자를 도시한 평면도로서, 픽셀(11) 부분과 더미패턴(13)을 갖는 주변회로부로 구비되는 CIS ( CMOS Image Sensor ) 를 도시한 것이다.

이때, 상기 주변회로부는 상기 픽셀(11) 외곽에 구비되며, 패턴 간의 간격이 100 ㎛ 이상인 부분(100)에도 다른 부분과 동일한 크기의 더미패턴(13)이 구비된다. 그리고, 상기 픽셀(11)은 별도의 패턴이 형성되지 않은 것이다.

상기한 바와 같이, 칩 면적의 대부분을 차지하는 픽셀 부분에 패턴이 형성되지 않고 주변회로 부에만 패턴이 형성되어야 하므로 그에 따른 패턴 형성에 대한 문제점이 발생하고 재현성이 저하되는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 패턴이 없는 픽셀 부분과 패턴이 있는 주변회로부 사이에 더미패턴을 형성하되, 기존의 더미 영역일부를 와이드 패턴으로 형성함으로써 양산성을 향상시킬 수 있도록 하는 반도체소자를 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자는,

패턴과 패턴 사이의 거리가 100 ㎛ 이상인 주변회로 부 (디자인 룰에 따른 더미 적용 영역)에 더미패턴이 구비되되, 적어도 50 ㎛ 이상의 폭으로 구비되는 와이드 더미패턴이 구비되는 것과,

상기 패턴과 패턴은 라인 형태의 패턴인 것과,

상기 와이드 더미패턴은 재현성 있는 측벽보호막을 형성하기 위해 더미패턴보다 많은 카본 소오스를 제공하는 패턴인 것을 특징으로 한다.

삭제

한편, 이상의 목적을 달성하기 위한 본 발명의 원리는,

패턴 밀도 및 분포에 의해 패터닝에 대한 좋지 않은 영향에 대한 단위 공정의 대응은 또 다른 패턴 분포에 대하여 대응되지 않는 문제점이 있다. 이러한 문제점을 설계단계에서 와이드 더미 패턴을 적용함으로써 해결하고자 하는 것이다.

이때, 패턴 밀도 및 분포에 의해 패터닝에 대한 좋지 않은 영향을 일으키는 원인은 패턴 형성시 필요한 측벽 보호물의 불균일함 때문이다.

패턴의 측벽 보호물은 감광막의 카본과 박막의 원소 성분으로 구성되며 이들의 비율을 어느 정도 유지하는 것을 필요로 한다.

따라서, 패턴 밀도가 낮거나 그 분포가 좋지 않은 경우, 예를 들면 패턴이 일측에 몰려 있는 경우는 측벽 보호를 위한 카본 성분이 적으므로 패턴의 외곽에 카본을 제공할 수 있는 충분히 넓은 패턴을 삽입하는 방법으로 일반적인 패턴 수준의 측벽 보호물을 형성하도록 함으로써 재현성이 있는 패턴 프로파일을 확보할 수 있도록 하는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2 는 본 발명에 따른 반도체소자를 도시한 평면도이다.

상기 도 2 는 패턴(21) 사이에 다수의 더미 패턴(23)이 구비된다. 이때, 상기 더미 패턴(23)은 주로 직사각형 형태로 형성되되, 패턴(21)과 패턴(21) 사이의 간격이 100 ㎛ 이상인 부분(200)은 50 ㎛ 이상의 폭을 갖는 직사각형 형태로 와이드 더미패턴(25)이 형성된다.

이때, 상기 패턴(21)과 와이드 더미패턴(25) 사이의 간격은 일반적인 더미패턴(23)과 같은 간격으로 유지된 것이다.

그리고, 상기 와이드 더미패턴(25)은 재현성 있는 측벽보호막을 형성하기 위해 더미패턴(23)보다 많은 카본 소오스를 제공하는 패턴이다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자는, 패턴 밀도 및 분포가 패터닝 형성에 대해 문제점을 일으킬 수 있는 영역의 라인 형태 패턴 형성 공정 시 패턴 효과를 감소시키기 위하여 패턴 사이 거리가 100 ㎛ 이상인 경우 와이드 더미 패턴을 형성하여 재현성 있는 프로파일을 유지하도록 함으로써 그에 따른 소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

1. 패턴과 패턴 사이의 거리가 100 ㎛ 이상인 패턴사이에 더미패턴이 구비되되, 적어도 50 ㎛ 이상의 폭으로 구비되는 와이드 더미패턴이 구비되는 것을 특징으로 하는 반도체소자.
2. 제 1 항에 있어서,

   상기 패턴과 패턴은 라인형태의 패턴인 것을 특징으로 하는 반도체소자.
3. 제 1 항에 있어서,

   상기 와이드 더미패턴은 재현성 있는 측벽보호막을 형성하기 위해 더미패턴보다 많은 카본 소오스를 제공하는 패턴인 것을 특징으로 하는 반도체소자.
4. 삭제

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