KR200306522Y1 - 마스크 - Google Patents

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KR200306522Y1
KR200306522Y1 KR20-2002-0014925U KR20020014925U KR200306522Y1 KR 200306522 Y1 KR200306522 Y1 KR 200306522Y1 KR 20020014925 U KR20020014925 U KR 20020014925U KR 200306522 Y1 KR200306522 Y1 KR 200306522Y1
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전정목
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주식회사 현대 디스플레이 테크놀로지
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Abstract

본 고안은 마스크에 관한 것으로, 박막트랜지스터 액정표시장치를 형성하는데 사용되는 마스크에 있어서, 박막트랜지스터의 채널폭에 영향을 줄 수 있는 채널 형성 끝부분의 소오스/드레인 상에 회절 특성을 이용할 수 있도록 일정한 공간을 두고 슬릿이 형성되어 있는 것이며, 박막트랜지스터 채널부의 끝단에서 빛이 투과되는 영역과 차단되는 영역 사이에 구분 또는 경계 부근이 명확하지 않아 소오스/드레인 전극의 가장자리가 말려 올라가는 문제와 채널 영역의 액티브층이 상하 요철 형태로 패터닝되어 채널폭의 형성 문제가 개선되는 효과가 있는 것이다.

Description

마스크{Mask}
본 고안은 마스크에 관한 것으로, 보다 상세하게는 액정표시장치를 형성하는데 있어서 채널폭의 변화를 줄이고 데이터 버스 라인의 임계치수 편차를 줄일 수 있는 마스크에 관한 것이다.
종래 액정표시장치를 형성하는데 있어서, 하프톤(Half tone) 또는 그레이톤(Gray tone) 노광으로 마스크수를 1매 감소시키는 4마스크 공정은 우선 TFT(박막트랜지스터) 채널부분을 하프톤 노광으로 1회 마스킹으로 패터닝하는 것이다. 즉, 투과부와 차광부 이외에 중간 정도의 광을 투과시킬 수 있는 패턴으로 노광하는 방식이다.
현재 노광장치의 해상력은 스텝퍼(stepper)가 3㎛, 미러 프로젝션(mirror projection)이 4㎛정도이다. 따라서, 마스크상에 상기 해상력보다 작은 패턴을 형성시키면 현재의 노광장치로서는 미세패턴을 정확하게 형성시킬 수 없다.
한편, 노광 장치(exposure system)의 분해능(resolution) 이하의 영역에서 발생하는 회절(diffraction) 현상을 이용하여 포토레지스트(photoresist)에 노광되는 양을 조절하여, 잔류 포토레지스트(residual photoresist)의 양을 3원화하는 방법인 그레이톤 마스킹(GTM;gray tone masking) 방법은 대면적 박막트랜지스터 액정표시장치 분야에서 공정을 줄이는 중요한 방법으로 각광받으며 발전을 이뤄오고 있다.
이러한 그레이톤 마스킹 방법은 복합층(multilayer)과 소오스/드레인 (Source/Drain;이하, S/D라 함)을 연속적으로 증착한 후 그레이톤 마스크를 이용하여 노광한다. 그다음, 1차 S/D 식각, 액티브층 식각, 2차 S/D 식각, 및 n+ 식각 공정 등을 거치는 것이다.
이때, 채널 형성 영역인 중간 노광 영역은 S/D 식각 공정이 1회만 이루어지지만, 나머지 영역인 박막트랜지스터 끝부분이나 데이터 버스 라인 등은 모두 2회의 식각 공정이 이루어진다.
한편, 종래 기술에 따른 마스크에 있어서는 다음과 같은 문제점이 있다.
종래 기술에 있어서는, 도 1에 도시된 바와 같은 하프톤 패턴(10)으로서는 TFT 채널 끝단부에 빛의 간섭 현상으로 인하여 굴곡이 형성된다. 즉, TFT 채널의끝단에서 빛이 투과되는 영역과 차단되는 영역 사이에 구분 또는 경계 부근이 명확하지 않아, 이러한 마스크를 사용하여 형성되는 소오스 전극과 드레인 전극은 그 가장자리가 말려 올라가는 문제점이 있으며, 채널 영역의 액티브층이 상하 요철 형상으로 패터닝되어 채널폭이 달라지는 문제점이 있다. 여기서, 도 1의 (A)는 마스크의 평면도이고 도 1의 (B)는 마스크의 단면도이다.
특히 TFT 채널 형성 영역의 끝 부분에서의 S/D의 2중 식각은 채널폭(Channel Width)의 변화에 큰 영향을 주게 된다. 예를 들어, 1차 S/D 식각후 임계치수 바이어스(CD Bias)의 편차가 ±0.5㎛이라면 2차 S/D 식각후 임계치수 바이어스(CD Bias)의 편차 ±0.5㎛가 또한 발생하므로 총 임계치수 바이어스(CD Bias) 편차는 1회의 S/D 식각시 보다 크게 발생하게 된다. 비록 포토레지스트(Photoresist;이하, PR이라 함)가 도포되기는 하지만 2차 S/D 식각 이전에 채널(Channel) 형성 영역의 PR을 제거하는 애싱(Ashing) 공정에서 PR은 언더컷(Under Cut)이 발생하게 되며, 비록 언더컷이 발생되지 않더라도 습식 식각(Wet Etch)이 진행되는 S/D는 등방성으로 식각되는 특성을 나타내기 때문에 큰 임계치수 바이어스(CD Bias) 편차를 나타내게 된다.
또한, 이 영역의 S/D는 n+ 식각시 차단막(Blocking layer)의 역할을 담당하므로 위치별로 틀려진 S/D의 임계치수 바이어스(CD Bias)에 의해 채널폭이 틀려지게 된다. 이에 더하여, 데이터 버스 라인(Data Bus Line)의 임계치수 바이어스(CD Bias) 및 임계치수 바이어스 편차도 증가된다.
이에, 본 고안은 상기한 종래 기술의 제반 문제점을 해결하기 위하여 안출된것으로, 본 고안의 목적은 액티브 영역내의 TFT 특성변화에 큰 영향을 미치는 채널폭의 변화를 줄이고 데이터 버스 라인의 임계치수 바이어스 편차를 줄이기 위해 TFT 끝단부위에 미세한 경계 패턴이 형성된 마스크를 제공함에 있다.
도 1은 종래 기술에 따른 마스크를 도시한 평면 및 단면도.
도 2는 본 고안에 따른 마스크를 도시한 평면 및 단면도.
도 3 및 도 4는 본 고안에 따른 마스크의 다른 형태를 도시한 평면도.
- 도면의 주요부분에 대한 부호의 설명 -
10,20,30,35,40: 마스크(Mask)
상기한 목적을 달성하기 위한 본 고안에 따른 마스크는, 박막트랜지스터 액정표시장치를 형성하는데 사용되는 마스크에 있어서, 박막트랜지스터의 채널폭에 영향을 줄 수 있는 채널 형성 끝부분의 소오스/드레인 상에 회절 특성을 이용할 수 있도록 일정한 공간을 두고 슬릿이 형성되어 있는 것을 특징으로 한다.
이하, 본 고안에 따른 마스크를 첨부한 도면을 참조하여 상세히 설명한다.
도 2는 본 고안에 따른 마스크를 도시한 평면 및 단면도이고, 도 3 및 도 4는 본 고안에 따른 마스크의 다른 형태를 도시한 평면도이다.
본 고안에 따른 마스크(20)는, 도 2에 도시된 바와 같이, 박막트랜지스터(TFT)의 채널폭(Channel Width)에 영향을 미치는 소오스(Source)/드레인(Drain)의 식각(Etch) 특성을 향상시키기 위하여 박막트랜지스터(TFT)의 끝단, 즉 채널폭(Channel Width)에 영향을 줄 수 있는 채널(Channel) 형성 끝부분의 소오스/드레인 상에 노광기의 분해능 이하에서 회절 특성을 이용할 수 있도록 하는 소정의 형태로 이루어진 슬릿(Slit)이 형성되어 있다.
상기 마스크의 슬릿은 박막트랜지스터의 소오스(Source)/드레인(Drain) 전극 가장자리의 급격한 굴곡을 억제하기 위하여 최대 1㎛ 길이의 블록(Block) 패턴(Pattern)이 슬릿의 가장자리에 형성되어 있는 형태이다. 여기서, 도 2의 (A)는 마스크의 평면도이고 도 2의 (B)는 마스크의 단면도이다.
상기와 같은 마스크(20)를 이용하면 박막트랜지스터(TFT)의 소오스 전극(Source Electrode)과 드레인 전극(Drain Electrode) 사이에 1개 이상의 바(Bar) 또는 도트(Dot) 패턴(Pattern)이 형성되며, 상기 바(Bar) 또는 도트(Dot) 패턴(Pattern)은 소오스 전극(Source Electrode)과 드레인 전극(Drain Electrode) 사이에 적어도 1개 이상의 간격 또는 공간(Space)을 갖고 있다.
또한, 상기 마스크(20)를 이용하면 단지 1회의 마스크 패터닝(Patterning)으로 소오스(Source)/드레인(Drain) 전극과 액티브(Active) 채널 패턴(Channel Pattern)이 형성된다.
따라서, 어레이(Array) 기판상에 박막트랜지스터(TFT), 게이트(Gate), 데이터 버스 라인(Data Bus Line) 및 전기적 신호를 외부로부터 인가하기 위한 각종의 패턴들을 4회의 마스크 공정으로 형성될 수 있다.
이때, 상기 마스크(20; Mask)를 이용하여 마스크 공정을 진행하는 경우 박막트랜지스터(TFT) 상의 채널폭(Channel Width)을 일정하게 하기 위해 바(Bar)/도트(Dot) 패턴(Pattern)을 소오스(Source)/드레인(Drain) 전극의 폭보다 길게 형성한다.
또한, 도 3에 도시된 바와 같이, 박막트랜지스터(TFT) 상의 화소 내외부의 소오스(Source)/드레인(Drain) 전극 배선이 게이트(Gate) 등의 하부 배선과 적층을 이루는 단차부에는 주위에 액티브 패턴(Active Pattern)을 보다 폭 넓게 형성하기 위한 여러 형태의 마스크(30)(35)를 이용할 수 있다.
그리고, 박막트랜지스터(TFT) 상의 ESD(Electrostatic Discharge) 외각 회로의 경우도 하프톤(Half Tone) 마스크를 이용할 수 있다. 이러한 경우 ESD 회로에는 고저항을 형성하기 위해, 도 4에 도시된 바와 같이, 바(Bar)/도트(Dot) 패턴(Pattern)이 픽셀 박막트랜지스터(Pixel TFT)보다 최소한 1개 이상 많도록 하는 마스크(40)가 사용된다.
본 고안의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 고안이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 실용신안등록청구범위는 이미 상술된 것에 한정되지 않으며, 하기 실용신안등록청구범위는 당해 고안에 내재되어 있는 신규한 모든 사항을 포함하며, 아울러 당해 고안이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 설명한 바와 같이, 본 고안에 따른 마스크에 있어서는 다음과 같은 효과가 있다.
본 고안에 있어서는, 박막트랜지스터 채널부의 끝단에서 빛이 투과되는 영역과 차단되는 영역 사이에 구분 또는 경계 부근이 명확하지 않아 소오스/드레인 전극의 가장자리가 말려 올라가는 문제와 채널 영역의 액티브층이 상하 요철 형태로 패터닝되어 채널폭의 형성 문제가 개선된다.
따라서, 박막트랜지스터 채널 끝단이 요철형으로 되므로써 발생되는 온 전류(On Current)의 불균일 현상이 없어지고 안정적인 채널폭 확보로 인하여 안정된 박막트랜지스터 소자를 설계할 수 있는 효과가 있다.

Claims (4)

  1. 박막트랜지스터 액정표시장치를 형성하는데 사용되는 마스크에 있어서,
    노광기의 분해능 이하에서 회절 특성을 이용할 수 있도록 하는 소정의 형태로 이루어진 슬릿이 형성되어 있는 것을 특징으로 하는 마스크.
  2. 제1항에 있어서,
    상기 소정의 형태는, 박막트랜지스터를 이루는 소오스/드레인 전극의 가장자리의 급격한 굴곡을 억제하기 위하기 위한 블록 패턴을 포함하는 것을 특징으로 하는 마스크.
  3. 제2항에 있어서,
    상기 블록 패턴은 최대 1㎛의 길이를 갖는 것을 특징으로 하는 마스크.
  4. 제1항에 있어서,
    상기 슬릿은 박막트랜지스터상의 ESD 외각회로에 고저항을 형성하기 위하여 복수개의 바(Bar) 또는 도트(Dot) 패턴인 것을 특징으로 하는 마스크.
KR20-2002-0014925U 2002-05-16 2002-05-16 마스크 KR200306522Y1 (ko)

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