KR20090032293A - 모델 베이스 광 근접 효과 보정을 이용한 마스크 제조방법및 이를 이용한 반도체 소자의 제조방법 - Google Patents

모델 베이스 광 근접 효과 보정을 이용한 마스크 제조방법및 이를 이용한 반도체 소자의 제조방법 Download PDF

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서성수
이석주
박용희
이미경
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삼성전자주식회사
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    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes

Abstract

광근접 효과에 의한 마스크 패턴을 미리 예측하고, 포토 리소그래피공정에 적합하도록 마스크 패턴을 미리 보정하는 모델 베이스 광근접 효과 보정을 이용한 마스크 제조방법 및 이를 이용한 반도체 소자의 제조방법을 개시한다. 마스크 제조방법은 반도체 소자의 회로패턴들의 디자인 룰을 결정한다. 상기 디자인 룰에 근거하여 상기 반도체 소자의 상기 회로패턴들에 대한 스키매틱 레이아웃을 설계한다. 상기 회로 패턴들에 대한 LFL 회로 패턴들을 생성한다. 상기 LFL 회로 패턴들에 근거하여 타겟 레이 아웃을 설계한다. 이어서, 상기 타겟 레이 아웃 회로 패턴들에 대한 OPC를 수행하고, OPC 회로패턴들에 근거하여 마스크를 제작한다.

Description

모델 베이스 광 근접 효과 보정을 이용한 마스크 제조방법 및 이를 이용한 반도체 소자의 제조방법{Method of fabricating mask using model-based optical proximity effect correction and method of fabricating semiconductor device using the same}
본 발명은 반도체 장치 제조용 마스크 제조방법에 관한 것으로서, 보다 구체적으로는 광 근접 효과 보정 전에, 마스크의 회로패턴을 포토 리소그래피 공정에 적합하도록 설계하는(photo lithography friendly layout) 광 근접 효과 보정을 이용한 마스크 제조방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것이다.
반도체 장치가 점점 고집적화되고, 반도체 장치의 고집적화에 따라 패턴의 선폭이 점점 미세화되고 있다. 미세 선폭을 갖는 패턴을 포토 리소그래피 공정을 통해 웨이퍼상에 정확하게 구현하는 것이 매우 어려워지고 있다. 이로 인해 마스크상의 회로패턴을 웨이퍼상에 전사할 때, 노광장치에 사용되는 광 파장 이하의 미세 선폭을 갖는 패턴에 대한 해상력이 요구되고 있다.
반도체 장치의 패턴들은 포토 리소그래피 공정 및 식각공정에 의해 형성된다. 먼저, 웨이퍼상에 형성될 반도체 장치의 패턴에 대한 레이아웃을 설계한다. 레 이 아웃된 반도체 장치의 패턴들에 근거하여 마스크를 제작한다. 마스크는 광이 투과되는 투명 기판상에 광차단층이 배열되는 구조를 갖는다. 상기 투명기판은, 예를 들어 석영을 포함하고, 상기 광차단층은 예를 들어 크롬 등을 포함할 수 있다. 상기 마스크를 이용한 포토 리소그래피공정을 수행하여 웨이퍼상에 패턴을 형성하게 된다.
이때, 마스크상의 회로패턴을 포토 리소그래피공정을 통해 웨이퍼상에 전사시켜 웨이퍼상에 회로 패턴(이하 "전사 회로 패턴"이라 한다)을 형성하는 경우, 웨이퍼상의 전사 회로 패턴과 실제 설계 회로패턴 간에 격차가 생기게 된다. 이러한 격차는 포토 리소그래피 공정에서의 광 근접 효과(optical proximity effect) 또는 식각공정에서의 로딩효과 등에 기인한다. 이러한 웨이퍼상의 전사 회로 패턴의 변형은 노광장치에서 사용되는 광 파장이하의 미세 선폭을 갖는 패턴에서 특히 심각하다.
마스크상의 회로패턴을 웨이퍼상에 정확하게 전사시켜 주기 위한 방법으로, 웨이퍼상의 전사 회로 패턴의 변형을 고려하여 보정하는 공정 근접 보정(PPC, process proximity correction) 기술이 이용되고 있다. 공정 근접 보정 기술은 광 근접 효과 및 로딩 효과를 미리 예측 및 분석하고, 분석 결과에 따라 마스크상의 회로패턴의 레이아웃을 보정하는 방식으로서, 주로 포토 리소그래피공정에서의 광 근접 효과 보정(optical proximity effect correction, 이하 "OPC" 라 함) 방식이 이용되고 있다.
OPC 방식은 모델-베이스(model-based) OPC와 룰-베이스(rule-based) OPC 로 구분된다. 모델-베이스(model-based) OPC는 웨이퍼상의 모든 칩(full-chip)에 대해 하나의 모델을 적용하여 마스크의 회로패턴을 보정하는 방식이다. 상기 모델 베이스 OPC는 보정 정밀도가 높은 반면에, 계산량이 많다. 룰-베이스(rule-based) OPC는 웨이퍼상의 모든 칩에 대해 하나의 룰을 적용하여 마스크의 회로패턴을 보정하는 방식이다. 상기 룰 베이스 OPC는 계산량은 적지만 보정 정밀도 낮다.
종래의 룰-베이스 OPC는 회로패턴의 디자인 룰을 결정하고, 상기 디자인 룰에 따라 풀 칩을 설계한다(lay out). 이어서 각 회로 패턴의 선폭과 스페이스 폭에 대응하는 보정량을 산출하고 산출된 보정량으로 각 회로패턴을 OPC 보정한다. OPC 보정된 회로 패턴(이하 "OPC 회로패턴"이라 한다.)에 근거하여 마스크를 제작하고, 제작된 마스크를 이용하여 웨이퍼상에 원하는 회로패턴을 전사시켜 준다.
종래의 룰 베이스 OPC 방법은 풀 칩 설계가 완료된 후 룰 베이스 OPC 를 수행하여 줌으로써 마스크의 레이 아웃된 회로패턴에 근접하는 타겟 회로패턴을 얻을 수 있을 뿐만 아니라 타겟 회로 패턴에 근거하여 마스크의 레이 아웃된 회로패턴을 웨이퍼상에 전사시킬 수 있었다. 종래의 룰 베이스 OPC 방법은 풀 칩 레이아웃 단계에서 회로 패턴의 레이아웃이 확정된다(fix). 그러므로 풀 칩 레이 아웃 단계에서 결함이 발생되는 경우에는, 결합이 치유되지 않은 상태로 OPC를 수행하게 된다.
따라서 OPC 회로 패턴은 여전히 결함을 가지고 있게 되어 타겟 회로 패턴을 얻을 수 없게 된다. 결함을 갖는 OPC 회로 패턴에 근거하여 레이 아웃된 마스크의 회로 패턴을 웨이퍼상에 전사시켜 주게 되므로, 웨이퍼상에 원하는 회로 패턴을 전사시켜 줄 수 없게 된다. 게다가, 마스크의 회로 패턴에 대한 레이 아웃이 확정된 후에 OPC 보정을 수행하게 되므로, 마스크의 결함이 발생된 레이아웃을 변경하거나 수정할 수 없는 문제점이 있다. 또한, 롤-베이스 OPC 방법은 메모리 소자 등과 같은 반도체 장치의 공정 윈도우가 취약한 부분을 실험 등에 의해 검출하는 것은 한 계가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 마스크의 회로 패턴에 대한 레이 아웃이 확정되기 전에 광학 모델을 생성하고, 생성된 광학 모델에 근거하여 마스크의 회로 패턴에 대한 레이아웃을 변경, 확정할 수 있는 모델 베이스 OPC 를 이용한 마스크 제조방법 및 이를 이용한 반도체 소자의 제조방법을 제공한다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 견지에 따르면 모델 베이스 OPC 를 이용한 마스크 제조방법을 제공한다. 먼저, 반도체 소자의 회로패턴들의 디자인 룰을 결정한다. 상기 디자인 룰에 근거하여 상기 반도체 소자의 상기 회로패턴들에 대한 스키매틱 레이아웃을 설계한다. 상기 회로 패턴들에 대한 LFL 회로 패턴들을 생성한다. 상기 LFL 회로 패턴들에 근거하여 타겟 레이 아웃을 설계한다. 이어서, 상기 타겟 레이 아웃 회로 패턴들에 대한 OPC를 수행하고, OPC 회로패턴들에 근거하여 마스크를 제작한다.
상기 LFL 회로 패턴 생성 단계는 상기 스키매틱 레이아웃에 대한 광학 모델들을 생성하고, 상기 광학 모델들에 근거하여 상기 LFL 회로 패턴들을 생성하는 것을 포함할 수 있다. 상기 광학 모델들은 서로 다른 가우시안 분포를 갖는 옵티칼 인텐서티 프로파일을 포함할 수 있다.
상기 LFL 회로 패턴들을 생성하는 단계는 상기 회로 패턴들간의 스페이스, 상기 회로 패턴들의 콘택 배열 여부, 상기 회로 패턴들에 인접한 더미 패턴들의 배열 여부, 그리고 상기 회로 패턴들과 다른 층에 회로 패턴들의 배열 여부 등을 고려하여 생성할 수 있다.
상기 반도체 소자가 DRAM 인 경우, 상기 스키매틱 레이 아웃 단계에서 메모리 셀 블록 및 코아 블록의 회로패턴들에 대한 레이아웃을 설계하거나 또는 메모리 셀 블록 및 코아 블록의 회로패턴들과 주변회로 블록의 회로 패턴들에 대한 레이 아웃을 설계할 수 있다.
또한, 본 발명은 모델 베이스 광 근접 효과 보정을 이용한 반도체 소자의 제조방법을 제공한다. 먼저, 반도체 소자의 콘택홀을 구비한 회로 패턴의 디자인 룰을 결정하고, 상기 디자인 룰에 근거하여 상기 반도체 소자의 회로패턴에 대한 스키매틱 레이 아웃을 설계한다. 상기 회로 패턴에 대한 LFL 회로 패턴을 생성하고, 상기 LFL 회로 패턴의 콘택 위치가 디자인 룰에 위배되었는지 체크한다. 디자인 룰에 위배된 경우 상기 콘택의 위치를 시프트시켜 주고, 상기 LFL 회로 패턴에 근거하여 타겟 레이 아웃을 설계하며, 상기 타겟 레이 아웃 회로 패턴들에 대한 OPC를 수행한다. 이어서, OPC 회로패턴들에 근거하여 마스크를 제작하고, 상기 마스크를 이용하여 상기 반도체 소자의 상기 회로 패턴을 웨이퍼상에 전사한다.
상기 콘택 위치가 디자인 룰에 위배되었는지를 체크하는 단계는 상기 LFL 회로 패턴의 에지로부터 상기 콘택까지의 제2스페이스와 상기 콘택의 오버랩 마진을 확보하기 위한 제1스페이스를 비교하여 디자인 룰 위배 여부를 체크할 수 있다.
상기 콘택 위치 시프트 단계는 상기 LFL 회로 패턴의 에지로부터 상기 콘택까지의 제2스페이서를 산출하고, 상기 콘택의 오버랩 마진을 확보하기 위한 제1스페이스에 근거하여, 상기 제2스페이스로부터 상기 콘택의 이동량을 산출하며, 상기 콘택의 이동량에 근거하여 상기 콘택의 위치를 시프트시켜 준다.
본 발명의 마스크 제조방법은 마스크의 회로 패턴에 대한 광학 모델을 생성하고, 생성된 광학 모델을 근거하여 포토 리소그래피 공정에 적합한 (lithography friendly layout) 회로패턴(이하 "LFL 회로패턴"이라 한다.)을 만들어 준 다음 상기 LFL 회로 패턴에 근거하여 상기 마스크의 회로패턴에 대한 레이아웃을 확정하여 마스크를 제조한다. 그러므로, OPC 수행전에 포토 리소그래피 공정에 적합하도록 상기 회로 패턴의 레이아웃을 확정하게 되므로, 레이 아웃단계에서의 결함발생을 방지할 수 있을 뿐만 아니라, 결함이 제거된 마스크의 레이 아웃된 회로 패턴을 얻을 수 있게 된다. 확정된 회로패턴의 레이 아웃에 대해 OPC를 수행한 다음 마스크를 제작하게 되므로, 원하는 회로패턴을 웨이퍼상에 전사시켜 줄 수 있다. 또한, 반도체 장치의 공정 윈도우가 취약한 부분을 미리 예측하여 마스크 패턴의 회로 패턴을 레이 아웃하게 되므로, 반도체 장치의 수율을 향상시켜 줄 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1은 본 발명의 실시예에 따른 마스크 제조방법을 설명하기 위한 공정 순서도이다. 도 1을 참조하면, 먼저 마스크상에 배열될 회로 패턴들의 디자인 룰을 결정한다(S110). 여기서, 상기 회로 패턴들은 통상적인 마스크 제조공정을 통해 마스크 기판, 예를 들어 석영 기판상에 배열되는 광차단막 패턴들, 예를 들어 크롬 패턴들을 의미한다. 상기 회로 패턴들은 상기 마스크를 이용하여 후속의 포토 리소그래피 공정 진행시 웨이퍼상에 전사될 패턴과 동일한 패턴들을 의미한다.
결정된 상기 회로 패턴들의 디자인 룰에 근거하여, 상기 회로패턴들의 스키매틱 레이 아웃(schematic lay out)을 설계한다(S120). 상기 스키매틱 레이 아웃은 소자의 전기적 특성을 개선하기 위하여 상기 회로 패턴들을 개념적으로 설계하는 것이다. 예를 들어, 소자가 DRAM 등과 같은 메모리소자인 경우, 스키매틱 레이 아웃 단계(S120)에서 메모리 셀 블록 및 코아 블록의 회로패턴들에 대한 레이아웃을 설계할 수 있다. 한편, 스키매틱 레이 아웃 단계(S120)에서, 메모리 셀 블록 및 코아 블록의 회로 패턴들 뿐만 아니라 주변회로 블록의 회로 패턴들에 대한 레이 아웃을 설계할 수도 있다.
이어서, 상기 회로 패턴들의 상기 스키매틱 레이 아웃에 근거하여, 상기 회로패턴들에 대한 광학 모델들을 생성한다(S130). 상기 광학 모델이란 상기 회로패턴들에 대한 옵티칼 인텐서티 프로파일을 의미하며, 서로 다른 가우시안 분포를 가질 수 있다. 상기 광학 모델들은 이웃하는 회로 패턴간의 간격 뿐만 아니라 회로 패턴들의 주변 환경을 고려하여 생성된다. 상기 스키매틱 레이 아웃에 근거하여 웨이퍼의 전사 회로패턴을 시뮬레이션을 통해 미리 예측하고, 예측된 회로 패턴에 근 거하여 상기 광학 모델을 생성하게 된다.
상기 생성된 광학 모델에 근거하여 상기 마스크상의 회로 패턴에 대한 LFL 회로 패턴들을 생성한다(S140). 상기 LFL 회로 패턴은 상기 마스크상의 회로 패턴들이 포토 리소그래피 공정에 적합하도록 변환된 것이다. 상기 LFL 회로 패턴들에 근거하여 상기 마스크상에 배열될 회로 패턴의 레이 아웃을 설계한다(S150). 상기 광학 모델에 근거한 상기 LFL 회로패턴의 레이 아웃(이하 "광학 모델 베이스 레이 아웃"이라 한다.)은 마스크상에 배열될 회로 패턴에 대한 타겟 레이 아웃으로서, 반도체 소자의 풀 칩에 대한 레이 아웃이다. 반도체 소자의 풀 칩에 대한 레이 아웃이 확정되기 전에 광학 모델을 이용하여 LFL회로 패턴을 생성하게 되므로, 풀 칩 레이 아웃단계에서 발생할 수 있는 회로 패턴의 결함을 치유하게 되고, 결함이 치유된 풀 칩 레이 아웃을 얻을 수 있게 된다.
상기 타겟 레이 아웃된 회로 패턴들(이하 "타겟 레이 아웃 회로패턴들"이라 한다.)에 대해 OPC를 수행한다(S160). 상기 OPC 회로 패턴들은 상기 타겟 레이 아웃 회로 패턴들에 근거하여 웨이퍼상의 전사 회로 패턴을 시뮬레이션을 통해 산출하고, 산출된 전사 회로 패턴이 얻고자 하는 반도체 소자의 회로패턴에 근접하도록 OPC 보정을 한다. 상기 OPC 회로 패턴들에 근거하여 마스크를 제작한다(S160).
도 2a는 내지 도 2c는 마스크상에 배열되는 회로패턴들의 일 예를 도시한 것이다. 도 2a를 참조하면, 상기 마스크상에 제1회로 패턴(21)과 제2회로 패턴(22)이 배열된다. 상기 제1회로 패턴(21)과 상기 제2회로 패턴(22)은 도 1의 스키매틱 레이 아웃 단계(S120)에서 얻어진 회로패턴들이다. 상기 제1회로 패턴(21)과 상기 제 2회로 패턴(22)은 각각 일정 선폭을 가지며, d1 의 스페이스를 두고 배열될 수 있다. 상기 제1회로 패턴(21)과 상기 제2회로 패턴(22)중 적어도 하나, 예를 들면 제1회로 패턴(21)은 하나의 콘택홀(23)을 구비할 수 있다.
도 2b를 참조하면, 상기 제1회로패턴(21)과 상기 제2회로 패턴(22)에 대하여 광학 모델을 생성하는 단계(S130)를 수행하지 않고 OPC를 수행한 결과, 얻어진 회로 패턴들(21a, 22a)이다. 제1OPC 된 회로 패턴(21a, 이하 "제1OPC 회로 패턴"이라 함)과 제2OPC 된 회로 패턴(22a, 이하 "제2OPC 회로 패턴"이라 함)은 상기 제1회로 패턴(21)과 상기 제2회로 패턴(22)에 대해 룰 베이스 OPC 보정되어진다. 상기 제1OPC 회로 패턴(21a)과 상기 제2OPC 회로 패턴(22a)은 상기 제1회로 패턴(21)과 상기 제2회로 패턴(22)의 외곽선을 내측으로 일정 크기만큼 이동시켜 얻어진다. 상기 제1 및 제2OPC 회로 패턴(21a, 22a)간의 스페이스는 d2로 증가되어 광근접 효과를 보상하게 된다.
상기 제1OPC 회로 패턴(21a)과 상기 제2OPC 회로 패턴(22a)은 정해진 룰에 따라 일률적으로 OPC 보정된 패턴들이다. 예를 들면, 상기 제1OPC 회로 패턴(21a)과 상기 제2OPC 회로 패턴(22a)은 상기 제1회로 패턴(21)과 상기 제2회로 패턴(22)간의 스페이스(d1)에 근거하여 상기 제1회로 패턴(21)과 상기 제2회로 패턴(22)의 선폭을 변경시켜 OPC 보정된 것이다. 그러므로 상기 제1회로 패턴(21) 또는/및 상기 제2회로 패턴(22)상에 콘택의 배열 여부, 제1회로 패턴(21) 또는/및 상기 제2회로 패턴(22)에 인접하게 더미 패턴의 배열 여부, 또는 제1회로 패턴 또는/및 상기 제2회로 패턴(22)과 다른 층에 회로 패턴의 배열 여부 등과 같은 상기 제1 및 제2 회로 패턴(21, 22)의 주변 환경을 고려하는 보정은 이루어지지 않았다.
따라서, 상기 제1회로패턴(21)중 상기 제2회로 패턴(22)에 대응하는 부분에 콘택(23)이 존재하는 경우, 도 2b에서와 같이 상기 제1회로 패턴(21)과 상기 제2회로 패턴(22)간의 스페이스(d1)만을 고려하여 OPC 보정하는 경우에는, 충분한 오버레이 마진을 확보하기 어렵게 된다.
한편, 도 2c를 참조하면, 본 발명에서는 OPC 보정 전에 제1회로 패턴(21)과 제2회로 패턴(22)간의 스페이스(d1) 뿐만 아니라 제1회로 패턴(21)과 제2회로 패턴(22)의 주변 환경을 미리 고려한 광학 모델을 생성하고, 상기 광학 모델에 근거하여 LFL 회로패턴들(21b, 22b)을 생성한다. 즉, 상기 제1회로 패턴(21)에 콘택홀(23)이 존재하는 경우에는, 도 2b의 OPC 회로 패턴(21a, 22a)이 일괄적으로 상기 제1회로 패턴(21)과 상기 제2회로 패턴(22)의 외곽선으로부터 일정간격 내측으로 시프트되는 것과는 달리, 제1LFL 회로 패턴(21b)은 제2LFL 회로 패턴(22a)에 대응하는 부분은 그대로 유지하고 나머지 부분만 제1회로 패턴(21)의 외곽선으로부터 내측으로 시프트된다. 한편, 상기 제2LFL 회로 패턴(22b)은 상기 제1LFL 회로 패턴(21b)의 콘택홀(23)에 대응하는 부분이 상대적으로 다른 부분에 비해 제2회로 패턴(22)의 외곽선으로부터 내측으로 더 시프트되어진다. 이때, 제1LFL 회로 패턴(21b)과 제2LFL 회로 패턴(22b)간의 간격(d2)은 그대로 유지될 수 있다.
따라서, 본 발명의 제1 및 제2LFL 회로 패턴(21b, 22b)은 상기 제1회로 패턴(21) 및 제2회로 패턴(22)에 대한 OPC 수행 후 얻어지는 제1 및 제2OPC 회로 패턴(21a, 21b)에서 발생될 수 있는 결함을 상기 제1 및 제2회로 패턴(21, 22)의 주 변 환경을 미리 고려하여 예측하여 얻어지므로, OPC 보정후 브리지 등의 패턴 결함 등을 미연에 방지할 수 있다.
본 발명의 광학 모델을 생성하는 방법을 수학적으로 설명하면 다음과 같다.
마스크의 회로패턴에 대한 광 세기를 I0(x,y)라 하고, OPC 마스크의 회로패턴에 대한 광 세기를 Iopc(x,y) 라 하면, I0(x,y)와 IOPC(x,y)는 하기의 식으로 표현될 수 있다.
I0(x,y) = MT T ⓧ UUT ⓧ MT .......... (1)
IOPC(x,y) = MOPC T ⓧ UUT ⓧ MOPC .......... (2)
여기서, MT T 는 타겟 마스크의 변환(transformation), MT 는 타겟 마스크, U 는 커널(kernal), UT 는 커널의 변환, MOPC T 는 OPC된 마스크의 변환, MOPC 는 OPC 마스크 및 ⓧ 는 컨볼루션(convolution)을 각각 나타낸다. 커널이란 광학 모델을 이용한 스페이스 도메인 팹핑(space domain mapping)을 의미한다.
여기서, 타겟 마스크란 타겟 레이아웃 회로패턴을 구비한 마스크 예를 들면, 도 2c의 제1 및 제2LFL 회로 패턴(21b, 22b)에 근거하여 풀 칩 레이아웃된 마스크를 의미하며, 본 발명에서 얻고자 하는 마스크이다. OPC 마스크란 도 2b의 OPC 회로패턴(21a, 22a)을 구비한 마스크를 의미한다.
이상적인 경우, OPC 마스크의 변환 MOPC T 과 커널 U의 컨볼루션이 타겟 마스크의 변환 MT T 와 본원 발명에서 얻고자 하는 새로운 커널 Unew 의 컨볼루션이 같으므로, 하기의 식(3)으로 표현될 수 있다.
MOPC T ⓧ U = MT T ⓧ Unew .......... (3)
타겟 마스크 MT 로부터 OPC 신호를 유추하면, 식(4)와 같이 된다.
IOPC(x,y) = MOPC T ⓧ UUT ⓧ MOPC = M0 T ⓧ UnewUnew T ⓧ M0 ......... (4)
상기 식(4)로부터 광학 모델 즉 새로운 커널 Unew 이 생성되면 타겟 마스크( MT)을 얻을 수 있다.
Unew = UA .......... (5)
여기서 A 는 OPC 마스크와 타겟 마스크간의 변환 매트릭스(transformation matrix)를 나타낸다.
도 3은 본 발명의 타겟 마스크와 OPC 마스크의 광 세기 프로파일을 도시한 것이다. 도 3에서, Iopc 는 OPC 마스크의 광세기 프로파일을 나타내고, It 는 타겟 마스크의 광세기 프로파일을 나타낸다. 또한, THP 는 광학 모델의 이미지 스레쉬홀드 값을 나타내고, THW는 웨이퍼상의 이미지 스레쉬홀드 값을 나타낸다. OPC 마스크에 대한 광세기(Iopc)는 OPC 가 수행되었으므로, 웨이퍼(30)의 스레쉬홀드 값을 벗어나서 실제 웨이퍼(30)상에는 나타나지 않는다. 한편, 타겟 마스크에 대한 광세기(It)는 웨이퍼(30)상에 실제로 나타나게 된다. 만약, 타겟 마스크와 OPC 마스크의 회로 패턴이 동일하다면 타겟 마스크 즉, 타겟 레이아웃 회로패턴에 대해 OPC 수행하게 되면 타겟 마스크의 광세기(It)는 OPC 회로 패턴에 대한 광세기(Iopc)와 실제적으로 동일한 프로파일을 얻을 수 있다.
도 4는 본원 발명의 광학 모델에 근거하여 얻어지는 LFL 회로 패턴(CPR)과 마스크상의 회로패턴(CPO)을 도시한 것이다. 도 4를 참조하면, LFL 회로 패턴(CPR)은 도 2c의 LFL 회로 패턴(21b, 22b)에 대응하고, CPO 회로 패턴(CPO)는 도 2a의 회로패턴(21, 22)에 대응한다. LFL 회로 패턴(CPR)간의 피치가 OPC 회로 패턴(CPO)간의 피치에 비하여 포토 리소 그래피 공정에 적합하도록 릴리즈되었음을 알 수 있다.
도 5a 및 도 5b는 본원 발명의 타겟 레이아웃 회로패턴과 마스크상의 회로패턴을 도시한 것이다. 도 5a를 참조하면, 마스크상의 회로 패턴에서 이웃하는 회로 패턴간의 간격(do1, do3) 또는 회로 패턴의 선폭(do2)은 각각 0.117/0.120/0.111, 0.115/0.110/0.108, 0.097/0.105/0.103이다. 도 5b를 참조하면, 타겟 레이 아웃 회로 패턴에서 이웃하는 회로 패턴간의 피치(dr1, dr3) 또는 회로 패턴의 선폭(dr2)은 각각 0.120/0.121/0.115, 0.116/0.111/0.107, 0.093/0.093/0.098이다. 마스크상의 회로 패턴간의 피치보다 타겟 레이 아웃 회로 패턴의 피치가 릴리즈되었음을 알 수 있다. 따라서, 광학 모델을 이용하여 LFL 회로 패턴을 형성한 다음 타겟 레이아웃 회로 패턴을 만들어 줌으로써 브리지의 취약한 부분이 개선되게 된다. 그러므 로, 도 5c와 같이 브리지가 발생되지 않게 된다.
도 6은 본 발명의 다른 실시예에 따른 마스크 제조방법을 이용하여 콘택을 구비하는 반도체 소자의 회로패턴을 형성하는 방법을 설명하기 위한 공정순서도이다. 도 7a 및 도 7b는 본 발명의 마스크 제조방법을 이용하여 콘택을 구비하는 반도체 소자의 회로패턴을 형성하는 방법을 설명하기 위한 평면도이다.
도 6과 도 7a 및 도 7b를 참조하면, 먼저 반도체 소자의 회로 패턴의 디자인 룰을 결정하고(S210), 상기 디자인 룰에 근거하여 상기 회로 패턴에 대한 스키매틱 레이 아웃을 설계한다(S220). 상기 스키매틱 레이 아웃에 근거하여 광학 모델을 생성하고(S230), 상기 광학 모델에 근거하여 LFL 회로 패턴(51)을 생성한다(S240). 상기 LFL 회로 패턴(51)은 도전막 패턴, 예를 들면 DRAM 의 비트라인 패턴을 포함할 수 있다. 상기 LFL 회로 패턴(51)은 콘택(52)을 구비한다.
이어서, 상기 LFL 회로 패턴(51)에 배열된 상기 콘택(52)의 위치가 디자인 룰에 위배되었는가를 체크한다(S250). 상기 콘택(52)의 위치가 콘택 오버랩 마진 위배영역(55)내에 존재하게 되면 디자인 룰에 위배된 것으로 간주한다. 즉, 상기 콘택(52)은 충분한 오버랩 마진을 확보하기 위해서는 상기 LFL 회로 패턴(51)의 에지로부터 제1스페이스(S1)만큼 이격되어 배열되어야 한다. 실제로, 상기 콘택(52)은 상기 LFL 회로 패턴(51)의 에지로부터 상기 제1스페이스(S2)보다 작은 제2스페이스(S2)만큼 이격 배열되므로, 상기 콘택(52)의 위치는 디자인 룰에 위배되는 것이다. 즉, 상기 콘택(52)은 콘택 오버랩 마진 영역(53, 빗금친 부분)을 확보하여야 하는데, 디자인 룰에 위반되어 충분한 콘택 오버랩 마진을 확보할 수 없게 된다.
이어서, 상기 콘택 오버랩 마진 위배를 체크한 결과 위배된 경우에는, 상기 콘택(52)과 상기 LFL 회로 패턴(51)의 에지간의 제2스페이스(S2)를 산출하고(S260), 상기 산출된 제2스페이스(S2)에 근거하여, 상기 제1스페이스(S1)로부터 상기 콘택 오버랩 마진을 확보하기 위한 상기 LFL 회로 패턴(51)의 콘택(52)의 위치 이동량(S3)을 산출한다(S270).
상기 산출된 위치 이동량(S3)에 근거하여 상기 LFL 회로 패턴(51)의 위치를 시프트시켜 준다(S280). 시프트된 콘택(52a)은 상기 LFL 회로 패턴(51)의 에지로부터 제1스페이스(S1)만큼 간격을 유지하므로, 충분한 콘택 오버랩 마진 영역(53a)을 확보할 수 있다.
상기 콘택 위치가 보정된 LFL 회로 패턴(51)에 근거하여 상기 회로 패턴에 대한 타겟 레이아웃을 설계하고(S290), 상기 타겟 레이 아웃된 회로패턴에 대한 OPC 를 수행한다(S300). 상기 OPC 보정된 회로패턴을 근거로 하여 마스크를 제조하고(S310), 상기 제조된 마스크를 이용하여 반도체 소자의 회로 패턴을 웨이퍼상에 전사시켜 준다. 한편, 상기 콘택 오버랩 마진 위배 체크 단계(S250)에서 콘택 오버랩 마진이 위배되지 않은 경우에는 상기 단계 S290 으로 이동하여 타겟 레이아웃을 설계한다.
상기 콘택에 대한 디자인 룰 위배를 체크하는 것 이외에도 게이트 폴리 등과 같은 다른 층에 배열되는 도전 패턴에 대한 디자인 룰 위배 여부도 상기와 같이 체크할 수 있다. 따라서, 광학 모델에 근거하여 LFL 회로 패턴을 생성하고 상기 LFL 회로 패턴의 콘택이 충분한 오버레이 마진을 확보할 수 있도록 시프트시켜 준 다음 풀칩 레이아웃을 설계하여 마스크를 제작하므로, 결함이 제거된 원하는 회로 패턴을 웨이퍼상에 전사시켜 줄 수 있게 된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1은 본 발명의 실시예에 따른 모델 베이스 광 근접 효과를 이용한 마스크의 제조방법을 설명하기 위한 공정 순서도이다.
도 2a 는 본 발명의 마스크상에 배열되는 회로 패턴을 도시한 것이다.
도 2b는 도 2a의 회로 패턴을 광학모델을 생성하지 않고 바로 OPC 수행했을 경우의 OPC 회로 패턴을 도시한 것이다.
도 2c는 도 2a의 회로 패턴에 대하여 LFL 변환된 회로 패턴을 도시한 것이다.
도 3은 본 발명의 타겟 마스크와 OPC 마스크의 광 세기 프로파일을 도시한 것이다.
도 4는 본 발명의 LFL 회로 패턴과 OPC 회로 패턴을 도시한 것이다.
도 5a는 종래의 광학모델 생성없이 OPC를 수행한 후에 얻어지는 마스크의 회로 패턴을 도시한 것이다.
도 5b는 본 발명의 룰 베이스 OPC를 수행한 후에 얻어지는 타겟 레이아웃 회로 패턴을 도시한 것이다.
도 5c는 도 5b와 같이 룰 베이스 OPC 수행후 결함이 없는 타겟 레이아웃 회로 패턴을 보여주는 사진이다.
도 6은 본 발명의 다른 실시예에 따른 룰 베이스 OPC를 이용한 반도체 소자의 제조방법을 설명하기 위한 공정 순서도이다.
도 7a는 본 발명의 반도체 소자의 제조방법을 설명하기 위한, 위치 보정전의 LFL 회로 패턴의 평면도이다.
도 7b는 본 발명의 반도체 소자의 제조방법을 설명하기 위한, 위치 보정후의 LFL 회로 패턴의 평면도이다.

Claims (15)

  1. 반도체 소자의 회로패턴들의 디자인 룰을 결정하는 단계;
    상기 디자인 룰에 근거하여 상기 반도체 소자의 상기 회로패턴들에 대한 스키매틱 레이아웃을 설계하는 단계;
    상기 회로 패턴들에 대한 LFL 회로 패턴들을 생성하는 단계;
    상기 LFL 회로 패턴들에 근거하여 타겟 레이 아웃을 설계하는 단계;
    상기 타겟 레이 아웃 회로 패턴들에 대한 OPC를 수행하는 단계; 및
    OPC 회로패턴들에 근거하여 마스크를 제작하는 단계를 포함하는 모델 베이스 광 근접 효과 보정을 이용한 마스크 제조방법.
  2. 제1항에 있어서, 상기 LFL 회로 패턴 생성 단계는
    상기 스키매틱 레이아웃에 대한 광학 모델들을 생성하는 단계;
    상기 광학 모델들에 근거하여 상기 LFL 회로 패턴들을 생성하는 단계를 포함하는 것을 특징으로 하는 모델 베이스 광 근접 효과 보정을 이용한 마스크 제조방법.
  3. 제2항에 있어서, 상기 광학 모델들은 서로 다른 가우시안 분포를 갖는 옵티칼 인텐서티 프로파일을 포함하는 것을 특징으로 하는 모델 베이스 광 근접 효과 보정을 이용한 마스크 제조방법.
  4. 제2항에 있어서, 상기 LFL 회로 패턴들을 생성하는 단계는 상기 회로 패턴들간의 스페이스, 상기 회로 패턴들의 콘택 배열 여부, 상기 회로 패턴들에 인접한 더미 패턴들의 배열 여부, 그리고 상기 회로 패턴들과 다른 층에 회로 패턴들의 배열 여부 등을 고려하여 생성하는 것을 포함하는 것을 특징으로 하는 모델 베이스 광 근접 효과 보정을 이용한 마스크 제조방법.
  5. 제1항에 있어서, 상기 반도체 소자가 DRAM 인 경우, 상기 스키매틱 레이 아웃 단계에서 메모리 셀 블록 및 코아 블록의 회로패턴들에 대한 레이아웃을 설계하는 것을 특징으로 하는 모델 베이스 광 근접 효과 보정을 이용한 마스크 제조방법.
  6. 제1항에 있어서, 상기 반도체 소자가 DRAM 인 경우, 상기 스키매틱 레이 아웃 단계에서 메모리 셀 블록 및 코아 블록의 회로패턴들과 주변회로 블록의 회로 패턴들에 대한 레이 아웃을 설계하는 것을 특징으로 하는 모델 베이스 광 근접 효과 보정을 이용한 마스크 제조방법.
  7. 반도체 소자의 콘택홀을 구비한 회로 패턴의 디자인 룰을 결정하는 단계;
    상기 디자인 룰에 근거하여 상기 반도체 소자의 회로패턴에 대한 스키매틱 레이 아웃을 설계하는 단계;
    상기 회로 패턴에 대한 LFL 회로 패턴을 생성하는 단계;
    상기 LFL 회로 패턴의 콘택 위치가 디자인 룰에 위배되었는지 체크하는 단계;
    디자인 룰에 위배된 경우 상기 콘택의 위치를 시프트시켜 주는 단계;
    상기 LFL 회로 패턴에 근거하여 타겟 레이 아웃을 설계하는 단계;
    상기 타겟 레이 아웃 회로 패턴들에 대한 OPC를 수행하는 단계;
    OPC 회로패턴들에 근거하여 마스크를 제작하는 단계; 및
    상기 마스크를 이용하여 상기 반도체 소자의 상기 회로 패턴을 웨이퍼상에 전사하는 단계를 포함하는 반도체 소자의 제조방법.
  8. 제7항에 있어서, 상기 콘택 위치가 디자인 룰에 위배되었는지를 체크하는 단계는 상기 LFL 회로 패턴의 에지로부터 상기 콘택까지의 제2스페이스와 상기 콘택의 오버랩 마진을 확보하기 위한 제1스페이스를 비교하여 디자인 룰 위배 여부를 체크하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제7항에 있어서, 상기 콘택 위치 시프트 단계는
    상기 LFL 회로 패턴의 에지로부터 상기 콘택까지의 제2스페이서를 산출하는 단계;
    상기 콘택의 오버랩 마진을 확보하기 위한 제1스페이스에 근거하여, 상기 제2스페이스로부터 상기 콘택의 이동량을 산출하는 단계; 및
    상기 콘택의 이동량에 근거하여 상기 콘택의 위치를 시프트시켜 주는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제7항에 있어서, 상기 콘택 위치가 디자인 룰에 위배되었는지를 체크하는 단계에서 상기 콘택 위치가 디자인 룰에 위배되지 않은 경우에는, 상기 타겟 레이아웃 단계를 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제7항에 있어서, 상기 LFL 회로 패턴 생성 단계는
    상기 스키매틱 레이아웃에 대한 광학 모델들을 생성하는 단계;
    상기 광학 모델들에 근거하여 상기 LFL 회로 패턴들을 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제11항에 있어서, 상기 광학 모델들은 서로 다른 가우시안 분포를 갖는 옵티칼 인텐서티 프로파일을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제12항에 있어서, 상기 LFL 회로 패턴들을 생성하는 단계는 상기 회로 패턴들간의 스페이스, 상기 회로 패턴들의 콘택 배열 여부, 상기 회로 패턴들에 인접한 더미 패턴들의 배열 여부, 그리고 상기 회로 패턴들과 다른 층에 회로 패턴들의 배열 여부 등을 고려하여 생성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제7항에 있어서, 상기 반도체 소자가 DRAM 인 경우, 상기 스키매틱 레이 아웃 단계에서 메모리 셀 블록 및 코아 블록의 회로패턴들에 대한 레이아웃을 설계하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제7항에 있어서, 상기 반도체 소자가 DRAM 인 경우, 상기 스키매틱 레이 아웃 단계에서 메모리 셀 블록 및 코아 블록의 회로패턴들과 주변회로 블록의 회로 패턴들에 대한 레이 아웃을 설계하는 것을 특징으로 하는 반도체 소자의 제조방법.
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