KR100760916B1 - 반도체 소자의 레티클 제조 방법 - Google Patents

Abstract

본 발명은 광학 근접 보상(Optical Proximity Correction) 기술을 이용한 반도체 소자의 레티클 제조 방법으로서, 상기 반도체 소자의 설계 규칙(Design Rule)에 따라 형성하고자 하는 복수의 홀 패턴에 대응하는 제 1 레티클 패턴(Reticle Pattern)을 형성하는 제 1 단계와, 서로 인접한 홀 패턴(Pattern) 간의 영향에 의해 찌그러짐 현상이 생기는 홀 패턴과 인접한 다른 홀 패턴 사이의 피치(Pitch)를 기준 피치로 선정하는 제 2 단계와, 상기 기준 피치가 상기 반도체 소자의 설계 규칙에 벗어나는 경우에 상기 찌그러짐 현상이 발생한 패턴에 대응하는 레티클 패턴에 찌그러짐이 발생한 방향으로 소정 치수의 바이어스를 부여하여 수정된 제 2 레티클 패턴을 형성하는 제 3 단계를 포함하는 반도체 소자의 레티클 제조 방법에 관한 것이다.

OPC(Optical Proximity Correction), 레티클(reticle), 홀 패턴, 바이어스

Description

반도체 소자의 레티클 제조 방법{Manufacturing Method of Reticle in Semiconductor Device}

도 1은 종래기술에 따른 반복적인 홀 패턴(Hole Pattern)의 구조에서 홀 패턴의 밀집도가 큰 경우에 발생하는 문제를 나타낸 예시도.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 레티클 제조 방법을 설명하기 위한 구성도.

본 발명은 반도체 소자의 레티클 제조 방법에 관한 것으로, 특히 포토리소그래피 공정 과정에서 웨이퍼상의 홀 패턴의 모양이 패턴의 밀도가 높은 방향으로 찌그러지는 것을 방지하여 공정 마진을 확보할 수 있는 반도체 소자의 레티클 제조 방법에 관한 것이다.

반도체 칩에 집적된 소자 및 연결선의 최소선폭이 작아짐에 따라 자외선을 이용한 전통적인 리소그래피 기술로는 웨이퍼에 형성되는 패턴의 왜곡현상을 피하기 어렵게 되었다. 즉, 최근 사용되고 있는 자외선, i-선의 파장이 0.365㎛인 반면 최소선폭은 0.35㎛에 달하고 있으므로 빛의 회절, 간섭 등에 의한 패턴의 왜곡 은 공정에서 심각한 제약 조건으로 등장하였다. 이와 같은 패턴의 근접에 따른 왜곡 현상(Optical Proximity Effect; OPE)은 앞으로 최소선폭이 점점 작아짐에 따라 더욱 심각해지게 되었다. 이에 따라, 광학 근접 보상(Optical Proximity Correction; OPC)라는 공정이 나오게 되었다.

OPC란, 반도체 제조 공정 중 복잡한 전기적 설계회로를 실리콘 웨이퍼 기판 위에 그려 넣는 포토리소그래피 공정에서 빛의 특성 때문에 발생하는 굴절과 회절 등 왜곡 현상을 보정하여 원하는 설계 회로의 패턴이 웨이퍼 위에 정확히 구현될 수 있게 해주는 기술이다. 집적 회로가 전례 없이 미세한 선폭으로 신뢰성있게 구현되면서 마스크 노광에 사용되는 빛의 파장은 이제 각 칩의 피처 사이즈보다 더 길어지고 있다. 즉, OPC 기법은 길어진 빛의 파장으로 인한 굴절 효과를 줄이기 위해 포토마스크의 형상을 선택적으로 왜곡시켜 회로 패턴을 웨이퍼에 보다 신뢰성있게 구현됨에 따라, OPC는 동일한 칩 상에서 선폭이 변화하는 곳에 사용된다.

최근, 첨단 전자기기들이 점차 소형화, 경량화되면서 반도체 회로의 선폭이 90nm급 이하로 정밀해진 첨단 반도체들과, 한 개의 칩에 다양한 기능을 요구하는 SOC(System On Chip) 반도체들이 개발되면서 복잡한 반도체 설계 회로를 기판 위에 정확히 패턴화할 수 있는 OPC 기술의 중요성이 점차 부각되고있다.

도 1은 종래기술에 따른 반복적인 레티클 패턴(reticle pattern)의 구조에 따라 형성된 홀 패턴의 밀집도가 큰 경우에 발생하는 문제를 나타낸 예시도이다.

즉, 레티클 패턴에 별도의 OPC 작업을 하지 않고, MDP(Mask Design Preperation)에서 X-Y 방향으로 같은 바이어스(Bias) 보상을 해 주는 글로벌 바이 어스(Global Bias) 작업을 실시한 경우이다. 그 결과, 도 1에서 보듯이, 패턴(Pattern)의 형상이 패턴 밀도(Pattern Density)가 높은 방향으로 방향성을 가지며 찌그러지는 현상을 보이고 있다. 즉, 제작한 마스크(Production Mask) 간에 마스크 패턴 밀도(Mask Pattern Density)가 다르면 식각 프로세스 후에 패턴별 바이어스가 달라지는 경우가 발생하고 식각 프로세스에서 사용되는 레시피(Recipe)의 종류에따라 일정한 오프셋 차이를 갖는다.

이러한 현상으로 인하여 소자의 전기적 특성에 영향을 미칠 뿐더러, 자칫 미세 금속 패턴이 홀 패턴과 교차될 때 공정의 마진(margin)을 떨어뜨리고 수율에까지 영향을 미칠 수 있는 문제가 있다. 또한, 현재 패턴에 대한 보상을 위하여 보조 패턴을 이용하고 있으나, 본 발명과 같이 선택적인 바이어스 보상만으로는 콘택 홀 마진 확보가 용이한 광학 근접 보상이 가능하지 못한 문제점이 있다.

전술한 문제를 해결하기 위해 본 발명은, 포토리소그래피 공정 과정에서 웨이퍼상의 홀 패턴의 모양이 패턴의 밀도가 높은 방향으로 찌그러지는 것을 방지하여 공정 마진을 확보할 수 있는 반도체 소자의 레티클 제조 방법을 제공하는데 목적이 있다.

전술한 목적을 달성하기 위해 본 발명은, 광학 근접 보상(Optical Proximity Correction) 기술을 이용한 반도체 소자의 레티클 제조 방법으로서, 상기 반도체 소자의 설계 규칙(Design Rule)에 따라 형성하고자 하는 복수의 홀 패턴에 대응하 는 제 1 레티클 패턴(Reticle Pattern)을 형성하는 제 1 단계와, 서로 인접한 홀 패턴(Pattern) 간의 영향에 의해 찌그러짐 현상이 생기는 홀 패턴과 인접한 다른 홀 패턴 사이의 피치(Pitch)를 기준 피치로 선정하는 제 2 단계와, 상기 기준 피치가 상기 반도체 소자의 설계 규칙에 벗어나는 경우에 상기 찌그러짐 현상이 발생한 패턴에 대응하는 레티클 패턴에 찌그러짐이 발생한 방향으로 소정 치수의 바이어스를 부여하여 수정된 제 2 레티클 패턴을 형성하는 제 3 단계를 포함하는 반도체 소자의 레티클 제조 방법을 제공한다.

본 발명에서, 상기 복수의 홀 패턴은 2행 이상의 행 및 2열 이상의 열로 구성되는 매트릭스 구조이다.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 레티클 제조 방법을 자세히 설명한다.

본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.

반도체 설계 회로를 기판(미도시) 위에 정확히 패턴화할 수 있는 광학 근접 보상(Optical Proximity Correction) 기술을 이용한 레티클 제조 방법으로서, 반도체 소자의 설계 규칙(Design Rule)에 따라 형성하고자 하는 복수의 홀 패턴에 대응하는 제 1 레티클 패턴(Reticle Pattern)을 형성하는 제 1 단계 공정을 수행한다. 그리고, 시뮬레이션(Simulation)과 웨이퍼 테스트(Wafer Test)를 통하여 서로 인접한 홀 패턴(Pattern) 간에 패턴의 밀도가 높은 방향으로 방향성을 가지면서 찌그러 짐 현상이 생기는 피치(Pitch)를 기준 피치로 선정하는 제 2 단계 공정을 수행한다. 이때, 웨이퍼 테스트는 다음과 같이 이루어진다.

마스크를 이용하여 포토레지스트막이 덮혀진 웨이퍼를 노광한다. 그리고, 마스크와 웨이퍼 사이에 축소 투영을 하는 렌즈가 개재된다. 또한, 광은 마스크 외부로부터 웨이퍼를 향하여 조사되며, 입사된 광은 마스크의 광 차단층이 형성된 부분에서는 흡수되고, 광 투과 패턴에서는 통과된다. 이렇게 마스크를 통과한 광은 렌즈에 의하여 웨이퍼의 포토레지스트막에 집속되어, 포토레지스트 패턴을 형성한다. 이렇게 하여, 포토리소그라피 공정에 의하여 형성된 포토레지스트 패턴들의 폭 및 간격, 즉 임계 치수(CD)를 측정한다. 이때, 홀 패턴의 밀도 차에 의한 광의 선폭차로 인해 찌그러짐이 나타나는 거리를 기준으로 바이어스 영역을 선정하는 제 3 단계 공정을 수행한다.

예를 들어, 도 2a 및 도 2b를 참조하면, 소정의 매트릭스 구조로 된 레티클 패턴(200)에서, 일정 방향으로의 패턴의 피치(pitch)가 설계 규칙(design rule)에 따라 "A"로 표시된 것 이상으로 설정된 조건에서는, 매트릭스 구조의 외곽쪽으로 "a"로 표시된 값만큼의 바이어스가 부여되도록 한다. 즉, 매트릭스 구조의 안쪽은 패턴 밀도가 높으므로 밀한 부분과 고립된 부분의 패턴간에 발생하는 선폭차에 의해 홀 모양이 찌그러질 수 있으므로 패턴의 밀도가 높은 방향 즉, 외곽쪽에 대해 바이어스 보상을 수행하여 홀의 원형성을 확보할 수 있다.

또 다른 예를 들어, 도 2c를 참조하면, 좌우 1열로 연달아 구성된 패턴일 경우, 패턴의 밀도가 높은 방향으로 방향성을 가지며 찌그러지는 부분 예컨데, 패턴 의 상하에 "b"로 표시된 값만큼의 바이어스를 부여한다. 즉, 좌우 1열 구조에서 패턴의 좌우는 패턴의 밀도가 높으므로 패턴의 상하에 바이어스 보상을 수행하여 선폭차에 의한 홀 모양의 찌그러짐을 방지하고, 홀의 원형성을 확보할 수 있다.

또한, 바이어스가 형성될 수 있는 영역은 일측 방향으로 패턴의 피치가 일정 수준 이상 예컨데, 설계 규칙을 벗어나는 방향의 영역이다. 이는, 바이어스가 형성되는 영역의 거리가 일정하지 않다면, 패턴간의 공간 부족으로 인접 패턴간이 서로 붙는 현상이 발생하여 추가적인 보상이 필요할 수 있기 때문이다.

따라서, 전술한 바와 같이, 광학 근접 효과로 인해 웨이퍼상의 홀 모양이 홀 패턴의 밀도가 높은 방향으로 찌그러지는 현상을 방지하여 공정 마진을 확보할 수 있다. 2행 이상의 행 및 2열 이상의 열로 구성된 매트릭스 구조의 홀 패턴 모양을 원형으로 만들어줌으로써 소자의 전기적 특성을 향상시킬 수 있으며, 텅스텐(W)과 같은 충진 공정 등에서도 심(SiM)의 크기를 줄일 수 있는 등의 공정의 마진을 확보할 수 있다. 또한, 홀의 원형성을 개선함으로써 홀 패턴과 교차 배열되는 금속 배선에서 콘택 레이어와 금속 레이어 간의 오버레이 마진(overlar margin)을 확보할 수 있으며, 나아가 금속 배선의 쇼트닝에 대한 마진을 향상시킬 수 있다.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거 나 수정할 수 있다.

이상에서 설명한 바와 같이 본 발명에 의하면, 포토리소그래피 공정 공정과정에서 웨이퍼 상의 홀 모양이 홀 패턴 밀도가 높은 방향으로 찌그러지는 현상에 대해 광학 근접 효과를 이용하여 선택적으로 바이어스 보상을 해줌으로써 공정의 마진을 확보하여 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.

Claims (2)

1. 광학 근접 보상(Optical Proximity Correction) 기술을 이용한 반도체 소자의 레티클 제조 방법으로서,

   상기 반도체 소자의 설계 규칙(Design Rule)에 따라 형성하고자 하는 복수의 홀 패턴에 대응하는 제 1 레티클 패턴(Reticle Pattern)을 형성하는 제 1 단계와,

   서로 인접한 홀 패턴(Pattern) 간의 영향에 의해 찌그러짐 현상이 생기는 홀 패턴과 인접한 다른 홀 패턴 사이의 피치(Pitch)를 기준 피치로 선정하는 제 2 단계와,

   상기 기준 피치가 상기 반도체 소자의 설계 규칙에 벗어나는 경우에 상기 찌그러짐 현상이 발생한 패턴에 대응하는 레티클 패턴에 찌그러짐이 발생한 방향으로 소정 치수의 바이어스를 부여하여 수정된 제 2 레티클 패턴을 형성하는 제 3 단계를 포함하는 반도체 소자의 레티클 제조 방법.
2. 제 1 항에서,

   상기 복수의 홀 패턴은 2행 이상의 행 및 2열 이상의 열로 구성되는 매트릭스 구조인 것을 특징으로 하는 반도체 소자의 레티클 제조 방법.

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