KR20070070555A - 반도체 소자의 설계 방법 - Google Patents

Abstract

본 발명에 따른 반도체 소자의 설계 방법은 반도체 설계의 OPC에 있어서, 디자인 규칙으로 OPC된 마스크 패턴을 형성하는 단계와, 마스크 패턴에 대한 핵심치수를 피치 변화에 따른 값으로 구하는 단계와, 마스크 패턴을 노광하여 웨이퍼에 패턴을 형성하는 단계와, 웨이퍼에 형성된 패턴에 대한 핵심치수를 피치 변화에 따른 값으로 구하는 단계와, 패턴의 핵심치수 가운데 일정한 핵심치수에 해당하는 마스크 패턴의 핵심치수를 찾아 디자인 규칙에 적용하는 단계를 포함한다. 본 발명은 모델을 기반으로 한 OPC 및 디자인 규칙을 기반으로 하는 OPC를 함께 적용하는 혼성 OPC를 실행함으로써 경쟁력 있는 핵심치수 직선성을 확보할 수 있다.

반도체 소자의 설계, OPC(optical proximity correction), 혼성 OPC(Hybrid OPC), 핵심치수

Description

반도체 소자의 설계 방법{Design Method for Semiconductor Device}

도 1a는 OPC된 마스크 패턴의 핵심치수를 나타내는 그래프이다.

도 1b는 노광된 웨이퍼 패턴의 핵심치수를 나타내는 그래프이다.

도 2a는 본 발명의 실시예에 따른 반도체 소자의 설계 방법에서 OPC된 마스크 패턴의 핵심치수를 나타내는 그래프이다.

도 2b는 본 발명의 실시예에 따른 반도체 소자의 설계 방법에서 노광된 웨이퍼 패턴의 핵심치수를 나타내는 그래프이다.

<도면에 사용된 참조 번호의 설명>

10: 마스크 패턴의 핵심치수 20: 피치

30: 웨이퍼 패턴의 핵심치수 31: 110um의 핵심치수

본 발명은 반도체 소자의 설계에 관한 것으로서, 좀 더 구체적으로는 OPC를 진행할 때에 모델을 기반으로 한 OPC 및 디자인 규칙을 기반으로 하는 OPC를 함께 적용하는 혼성 OPC를 실행함으로써 경쟁력 있는 핵심치수 직선성을 확보할 수 있는 반도체 소자의 설계 방법에 관한 것이다.

최근 반도체 공정기술의 발달에 따라서 선폭은 급격히 줄어들고 설계 복잡도는 상대적으로 증가함으로써 수십억 개의 트랜지스터로 구성된 집적회로가 속속 개발되고 있다.

설계 과정에서 0.13um 급 이하의 OPC(optical proximity correction)는 거의 모든 반도체 소자에 보편화 된 RET(resolution enhancement)기술이다. 웨이퍼 상에 형성되는 포토레지스트 패턴 즉, 모델을 기반으로 한 OPC(Model based OPC)는 OPC 시뮬레이션 모델(simulation model)을 이용하여 목표에 맞는 이미지가 구현되도록 패턴을 보정하는 작업이다.

설계 규칙(Design rule)이 작아짐에 따라 모델을 기반으로 한 OPC는 점점 유용하게 되고 있다. 그러나, 모델을 기반으로 한 OPC는 정확도 측면에서 로직 패턴(Logic pattern)의 경우를 모두 만족시키기는 어렵다. 그 이유는 모델의 정확도는 데이터(Data)의 양과 공정의 안정도에 기인하기 때문에 이를 모두 만족하는 상태에서 모델을 만들기란 어려운 일이다.

도 1a는 OPC된 마스크 패턴의 핵심치수(Mask Critical Dimension, 10)를 나타낸다. 도 1b는 OPC된 마스크 패턴의 핵심치수(10)를 웨이퍼에 구현한 것이다. 이때, 웨이퍼 패턴의 핵심치수(30)는 3 sigma 8.1nm의 직선성(linearity)을 가지는 것을 알 수 있다. 이 수치는 0.13um 급 소자에서 경쟁력 있는 수치가 아니기 때문에 개선의 여지가 필요하다.

본 발명은 OPC를 진행할 때에 모델을 기반으로 한 OPC 및 디자인 규칙을 기 반으로 하는 OPC를 함께 적용하는 혼성 OPC를 실행함으로써, 경쟁력 있는 핵심치수 직선성을 확보할 수 있는 반도체 소자의 설계 방법을 제공하는 것이다.

본 발명에 따른 반도체 소자의 설계 방법은 반도체 설계의 OPC에서, 디자인 규칙으로 OPC된 마스크 패턴을 형성하는 단계와, 마스크 패턴에 대한 핵심치수를 피치 변화에 따라 그래프로 나타내는 단계와, 마스크 패턴을 노광하여 웨이퍼에 패턴을 형성하는 단계와, 웨이퍼에 형성된 패턴에 대한 핵심치수를 피치 변화에 따라 그래프로 나타내는 단계와, 패턴의 핵심치수 가운데 일정한 핵심치수에 해당하는 마스크 패턴의 핵심치수를 찾아 디자인 규칙에 적용하는 단계를 포함한다.

실시예

이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.

이하의 설명에서는 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 좀 더 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에서 일부 구성요소는 다소 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 그대로 반영하는 것이 아니다.

도 2a 내지 도 2b는 본 발명의 실시예에 따른 반도체 소자의 설계 방법을 설명하기 위한 그래프들이다.

먼저, 반도체 소자의 OPC 작업을 진행한다. 여기서, OPC 작업은 모델을 기반 으로 한 OPC 및 디자인 규칙을 기반으로 하는 OPC를 함께 적용하는 혼성 OPC(Hybrid OPC)를 실행한다.

디자인 규칙으로 OPC된 마스크 패턴(도시되지 않았음)을 형성한다. 이후, 도 2a에서 도시된 바와 같이, 마스크 패턴의 핵심치수(10)를 피치(Pitch, line and space, 20) 변화에 따라 그래프로 나타낸다. 이때, 2 ~ 3nm 간격으로 여러 개의 마스크 패턴 핵심치수(10)를 함께 나타낸다.

다음으로, 디자인 규칙으로 OPC된 마스크 패턴을 노광하여, 웨이퍼에 패턴(도시되지 않았음)을 형성한다. 이후, 도 2b에 도시된 바와 같이, 웨이퍼에 형성된 패턴의 핵심치수(30)를 피치(20) 변화에 따라 그래프로 나타낸다.

여기서, 패턴의 핵심치수(30) 가운데 일정한 핵심치수 예컨대, 110um의 핵심치수(31)에 해당되는 패턴의 핵심치수(30)를 찾는다. 이후, 패턴의 핵심치수(30)를 110um의 핵심치수로 형성한 마스크 패턴의 핵심치수를 찾아 디자인 규칙에 적용한다. 이때 디자인 규칙에 포함될 수 있는 부분은 피치(Pitch) 와 선(Line) 길이가 모두 들어갈 수 있다.

이런 방법은 디자인 규칙 적용에 따르는 많은 경우의 수를 현저히 줄일 수 있다. 또한, OPC한 핵심치수를 적용하였기 때문에 신뢰도가 높다. 이에 따라, 혼성 OPC를 적용함으로써, 모델을 기반으로 한 OPC의 한계를 극복할 수 있어 핵심 치수의 직선성 향상으로 경쟁력을 확보할 수 있다.

본 발명에 따른 반도체 소자의 설계 방법은 모델을 기반으로 한 OPC 및 디자 인 규칙을 기반으로 하는 OPC를 함께 적용하는 혼성 OPC를 실행함으로써 경쟁력 있는 핵심치수 직선성을 확보할 수 있다.

본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (3)

1. 디자인 규칙으로 OPC된 마스크 패턴을 형성하는 단계와,

   피치 변화에 따른 상기 마스크 패턴의 핵심치수를 구하는 단계와,

   상기 마스크 패턴을 노광하여 웨이퍼에 패턴을 형성하는 단계와,

   피치 변화에 따른 상기 웨이퍼에 형성된 패턴의 핵심치수를 구하는 단계와,

   상기 패턴의 핵심치수 가운데 일정한 핵심치수에 해당하는 마스크 패턴의 핵심치수를 찾아 디자인 규칙에 적용하는 단계를 포함하는 반도체 소자의 설계 방법.
2. 제1항에서,

   상기 디자인 규칙으로 OPC된 마스크 패턴을 2 ~ 3nm 간격으로 여러 개로 적용하는 것을 특징으로 하는 반도체 소자의 설계 방법.
3. 제1항에서,

   상기 디자인 규칙에 적용하는 부분은 피치와 선 길이인 것을 특징으로 하는 반도체 소자의 설계 방법.

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