KR20020060561A - 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의설계 방법 - Google Patents

반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의설계 방법 Download PDF

Info

Publication number
KR20020060561A
KR20020060561A KR1020010060376A KR20010060376A KR20020060561A KR 20020060561 A KR20020060561 A KR 20020060561A KR 1020010060376 A KR1020010060376 A KR 1020010060376A KR 20010060376 A KR20010060376 A KR 20010060376A KR 20020060561 A KR20020060561 A KR 20020060561A
Authority
KR
South Korea
Prior art keywords
dummy pattern
pattern
wiring
area
layer
Prior art date
Application number
KR1020010060376A
Other languages
English (en)
Other versions
KR100417366B1 (ko
Inventor
신까와따히로끼
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR20020060561A publication Critical patent/KR20020060561A/ko
Application granted granted Critical
Publication of KR100417366B1 publication Critical patent/KR100417366B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

CMP법에 의한 평탄화 프로세스를 이용하였을 때 칩 주연부의 평탄성을 더욱 향상시키는 것을 과제로 한다.
반도체 기판 상에 적층된 복수의 계층 중 소정의 계층에서의 칩 주연부에서, 이 계층에 형성된 배선 패턴(1)과 동일 재료로 이루어지는 더미 패턴(2b)이 다이싱부의 내측에 형성된 반도체 장치에 있어서, 더미 패턴(2b)의 내연, 다이싱부의 외연 및 임의의 2개의 평행선으로 구성되는 평면 영역에서, 이 평면 영역의 전체 면적에 대한 더미 패턴(2b)의 면적이 50% 이상을 차지하도록 구성하였다.

Description

반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의 설계 방법{SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURING THE SAME AND METHOD OF DESIGNING THE SAME}
본 발명은 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의 설계 방법에 관한 것으로, 특히, CMP(Chemical Mechanical Polishing: 화학적 기계 연마)법에 의한 평탄화 프로세스를 이용한 반도체 장치에 적합하게 적용되는 것이다.
최근의 반도체 디바이스는 리소그래피 등의 제조 프로세스 상의 제약때문에고 단차의 층간 절연막 상에 미세한 배선 패턴을 형성하는 것이 곤란하여, 층간 절연막의 평탄성을 향상시킬 필요가 있다. 이 때문에, 평탄화 프로세스로서 CMP법을 이용한 글로벌 평탄화 프로세스가 주류를 이루고 있다. CMP법에 의한 평탄화 프로세스를 이용할 때는 소위 디싱(dishing)의 발생을 억제하기 위해 평탄화하는 층간 절연막의 하층의 배선층에 CMP용 더미 패턴을 배치할 필요가 있다.
디싱(dishing)이란, 층간 절연막의 연마 특성이 하층의 배선층의 밀도(배선 밀도)에 따라 변동하는 현상으로서, 하층에 배선층이 존재하지 않는 영역, 즉 배선 밀도가 낮은 영역쪽이 하층에 배선이 존재하는 배선 밀도가 높은 영역보다도 층간 절연막의 연마량이 많아진다고 하는 현상이다. 디싱이 발생되면, 연마의 진행에 따라 배선 밀도가 낮은 영역 상의 층간 절연막의 표면이 지나치게 연마되어 하층의 배선층까지 연마가 행해지기 때문에, 배선층의 패턴 열화가 발생된다.
상술한 CMP용 더미 패턴은 연마하는 층간 절연막의 하층의 배선 밀도를 균일화시키기 위해 이용하는 것으로, 디바이스 동작에 필요한 배선 패턴 뿐만 아니라, 소정의 위치에 더미 패턴을 배치함으로써 디싱의 발생을 억제하여 평탄성의 열화를 방지할 수 있다.
그러나, 웨이퍼 상에 있어서의 각 반도체 칩의 경계인 다이싱부에는 상술한 바와 같은 더미 패턴을 배치하는 것은 불가능하기 때문에, 다이싱부 근방에서 층간 절연막의 평탄성이 악화된다고 하는 문제가 생기고 있었다.
이러한 문제에 대하여 도 7 및 도 8을 참조하여 상세히 설명한다. 도 7 및 도 8은 반도체 장치의 다이싱 공정 전의 상태를 나타내는 것으로, 반도체 웨이퍼 상에 반도체 소자를 형성한 후, 상층의 배선층(100), 배선층(100)을 덮는 층간 절연막(101)을 적층한 상태를 나타내고 있다. 여기서, 도 7 및 도 8은 복수층의 배선층이 형성된 반도체 디바이스의 n층째(n은 자연수)의 배선층(100)을 일례로서 나타내고 있으며, 그 밖의 계층의 배선층에 대해서는 도시를 생략하고 있다. 또, 도 7은 반도체 장치의 평면도를, 도 8은 단면도를 나타내고 있으며, 도 8의 (a)는 도 7에 도시한 일점 쇄선 Ⅲ-Ⅲ'선에 따른 단면을, 도 8의 (b)는 도 1에 도시한 일점 쇄선 Ⅳ-Ⅳ'선에 따른 단면을 나타내고 있다. 또, 도 7에 있어서는 설명을 간단하게 하기 위해 층간 절연막의 도시를 생략한다.
도 8의 (a)에 도시한 바와 같이, 다이싱부에 배선층(100)으로 이루어지는 얼라이먼트 마크(alignment mark)가 형성되어 있는 영역의 근방에는 n층째의 다이싱부, 칩 배선부 및 CMP 더미 패턴부의 각각의 배선 밀도가 비교적 근사 레벨로 유지되기 때문에, 각 부위의 각각에서 CMP법에 의한 층간 절연막(101)의 연마량에 큰 차는 생기지 않는다.
그러나, 도 8의 (b)에 도시한 바와 같이, 통상, 다이싱부에는 배선층(100)으로 이루어지는 배선 패턴을 형성할 수 없기 때문에, 칩 배선부, CMP 더미 패턴부 및 칩 프레임부에 대한 다이싱부의 배선 밀도가 매우 작아진다. 이 때문에, 칩 배선부로부터 다이싱부측으로 이행함에 따라 층간 절연막(101)의 연마량이 증가되고, 다이싱부에 가장 가까운 측의 칩 배선(100a)까지 연마가 행해져서 칩 배선(100a)의 패턴에 열화가 발생된다. 따라서, 패턴 열화에 의해 디바이스의 신뢰성이 저하한다고 하는 문제가 생기고 있었다.
본 발명은 상술과 같은 과제를 해결하기 위해 이루어진 것으로, 제1 목적은 CMP법에 의한 평탄화 프로세스를 이용하였을 때 칩 주연부에서의 평탄성을 더욱 향상시킬 수 있는 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의 설계 방법을 얻는 것이다.
또한, 제2 목적은 칩 주연부의 차폐용 패턴으로 이루어지는 칩 프레임부의 구성을, 평탄화를 위해 보다 효율화시키는 것이다.
도 1은 본 발명의 제1 실시예의 반도체 장치를 나타내는 평면도.
도 2는 본 발명의 제1 실시예의 반도체 장치를 나타내는 개략 단면도.
도 3은 본 발명의 제2 실시예의 반도체 장치를 나타내는 평면도.
도 4는 본 발명의 제3 실시예의 반도체 장치를 나타내는 평면도.
도 5는 본 발명의 제3 실시예의 반도체 장치를 나타내는 개략 단면도.
도 6은 본 발명의 제4 실시예의 반도체 장치를 나타내는 평면도.
도 7은 종래의 반도체 장치를 나타내는 평면도.
도 8은 종래의 반도체 장치를 나타내는 개략 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 칩
2a, 2b :더미 패턴
3 : 차폐용 패턴
4 : 얼라이먼트 마크(alignment mark)
5 : 층간 절연막
6, 7, 8, 9 : 접속 구멍
본 발명에 있어서의 반도체 장치는 반도체 기판 상에 적층된 복수의 계층 중 소정의 계층에서의 칩 주연부에서, 이 계층에 형성된 배선 패턴과 동일 재료로 이루어지는 더미 패턴이 다이싱부의 내측에 형성된 반도체 장치에 있어서, 상기 더미 패턴의 내연, 상기 다이싱부의 외연 및 임의의 2개의 평행선으로 구성되는 평면 영역에서, 이 평면 영역의 전체 면적에 대한 상기 더미 패턴의 면적이 50% 이상을 차지하도록 구성된 것을 특징으로 한다.
또한, 상기 배선 패턴과 동일 재료로 이루어지며, 상기 칩 주연부에 따라 연장되는 차폐용 패턴을 상기 소정의 계층에 구비하고, 상기 더미 패턴이 상기 차폐용 패턴과 근접하여 형성되어 있는 것을 특징으로 한다.
또한, 상기 더미 패턴이, 상기 차폐용 패턴과 연속하여 형성된 것을 특징으로 한다.
또한, 상기 차폐용 패턴 아래에 층간 절연막을 통해 하층의 차폐용 패턴이 형성되어 있으며, 상기 차폐용 패턴과 상기 하층의 차폐용 패턴이, 상기 층간 절연막에 형성된 접속 구멍 및 이것을 충전하는 도전막을 통해 접속되고, 상기 접속 구멍이 상기 차폐용 패턴에 따른 홈 형상으로 된 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은 반도체 기판 상에 형성된 절연막 상에 배선층을 형성하는 공정과, 상기 절연막 상의 상기 배선층을 선택적으로 제거하여 칩 주연부의 다이싱부의 내측에 소정의 배선 패턴 및 더미 패턴을 형성하고, 상기 더미 패턴의 내연, 상기 다이싱부의 외연 및 임의의 2개의 평행선으로 구성되는 평면 영역에서 이 평면 영역의 전체 면적에 대하여 50% 이상을 차지하도록 상기 더미 패턴의 면적을 설정하는 공정과, 상기 절연막 상에 상기 배선 패턴 및 상기 더미 패턴을 덮도록 층간 절연막을 형성하는 공정과, 상기 층간 절연막을 연마하여 평탄화하는 공정을 포함하는 것을 특징으로 한다.
또한, 상기 절연막 상의 상기 배선층을 선택적으로 제거하여 상기 배선 패턴및 상기 더미 패턴과 함께 상기 칩 주연부에 따른 형상의 차폐용 패턴을 형성하는 것을 특징으로 한다.
또한, 상기 배선 패턴과 상기 차폐용 패턴을 일체의 패턴으로서 형성하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 설계 방법은 반도체 기판 상의 소정의 계층에 형성하는 배선층을, 소정의 배선 패턴과 더미 패턴으로 분류하여 칩 주연부의 다이싱부의 내측에 레이아웃하는 단계와, 상기 다이싱부의 외연, 상기 더미 패턴의 내연 및 임의의 2개의 평행선으로 구성되는 평면 영역에서, 이 평면 영역의 전체 면적에 대한 상기 더미 패턴의 면적 비율을 산출하는 단계와, 상기 더미 패턴의 면적 비율과 소정의 임계치를 비교하는 단계와, 상기 더미 패턴의 면적 비율이 상기 임계치보다도 작은 경우에는 상기 더미 패턴의 면적을 확대하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 임계치는, 상기 평면 영역의 전체 면적에 대한 상기 더미 패턴의 면적 비율이 50% 이상이 되는 값인 것을 특징으로 한다.
(제1 실시예)
도 1 및 도 2는 본 발명의 제1 실시예인 반도체 장치의 다이싱 공정 전의 상태를 나타내는 것으로, 반도체 웨이퍼 상에 반도체 소자를 형성한 후, 상층의 배선층 및 층간 절연막을 적층한 상태를 나타내고 있다. 여기서, 도 1 및 도 2는 복수층의 배선층이 형성된 반도체 디바이스의 n층째(n은 자연수)의 배선층을 일례로서 나타내고 있으며, 그 밖의 계층의 배선층에 대해서는 도시를 생략하고 있다. 또,도 1은 반도체 장치의 평면도를, 도 2는 단면도를 나타내고 있으며, 도 2의 (a)는 도 1에 도시한 일점 쇄선 Ⅰ-Ⅰ'선에 따른 단면을, 도 2의 (b)는 도 1에 도시한 일점 쇄선 Ⅱ-Ⅱ'선에 따른 단면을 나타내고 있다. 또, 도 1에 있어서는 설명을 간단하게 하기 위해 층간 절연막(5)의 도시를 생략한다.
반도체 웨이퍼 상에 여러개 형성되는 각 반도체 칩은 도 1 및 도 2에 도시한 다이싱부를 경계로 하여 다이서(dicer)로 잘라진다. 그리고, n층째의 배선층으로 구성된 칩 배선(1)은 다이싱부에 대하여 칩 내측에 위치하는 칩 배선부에 설치되어 있다. 칩 배선(1)은 반도체 칩을 실제로 동작시키기 위해 필요한 배선이다.
n층째의 배선층으로부터는 칩 배선(1) 외에 더미 패턴(2a), 차폐용 패턴(3), 얼라이먼트 마크(4)가 구성되어 있다. 더미 패턴(2a), 차폐용 패턴(3), 얼라이먼트 마크(4)는 CMP 더미 패턴부, 칩 프레임부, 다이싱부의 각각의 영역에 설치되어 있다.
칩 프레임부는 다이싱부와 칩 배선부 사이의 다이싱부측에 설치되어 있다. 또한, CMP 더미 패턴부는 다이싱부와 칩 배선부 사이의 칩 배선부측에 설치되어 있다. 그리고, 다이싱부는 각각의 반도체 칩을 자르기 위해 웨이퍼 상에서 격자 상에 형성되어 있기 때문에 칩 프레임부와 CMP 더미 패턴부는 하나의 반도체 칩을 둘러싸도록 설치되어 있다.
그리고, n층째의 배선층으로 구성된 이들 칩 배선(1), 더미 패턴(2a), 차폐용 패턴(3), 얼라이먼트 마크(4)의 상층 및 하층에는, 상층(n+1층) 및 하층(n-1층)의 배선층과의 전기적 절연을 행하기 위한 층간 절연막(5)이 또한 형성되어 있다.
칩 프레임부는 도 2의 (a)에 도시한 바와 같이, 차폐용 패턴(3)의 하층에 위치하는 층간 절연막(5)에 접속 구멍(6)이 형성되어 있으며, 차폐용 패턴(3)은 접속 구멍(6) 및 이것을 충전하는 도전막에 의해 또한 하층(n-1층)의 차폐용 패턴(도시되지 않음)과 접속되어 있다. 마찬가지로, 차폐용 패턴(3)의 상층에 위치하는 층간 절연막(5)에는 접속 구멍(8)이 형성되어 있으며, 차폐용 패턴(3)은 접속 구멍(8) 및 이것을 충전하는 도전막에 의해 또한 상층(n+1층)의 차폐용 패턴과 접속되어 있다. 따라서, 칩 프레임부는 각층의 차폐용 패턴이 상층으로부터 하층까지 접속 구멍을 통해 접속되어 있으며, 차폐용 패턴과 접속 구멍으로 이루어지는 구조에 의해 칩 외주연을 둘러싸므로써 칩 내부로의 수분 등의 침입이 억제된다.
제1 실시예에서는 도 1에 도시한 바와 같이, 얼라이먼트 마크(4)가 형성되어 있지 않은 다이싱부의 근방에는 CMP 더미 패턴부에 더미 패턴(2a)보다도 넓은 면적의 더미 패턴(2b)을 배치하고 있다. 이와 같이, n층째의 배선층을 형성할 수 없는 다이싱부의 근방에 큰 면적의 더미 패턴(2b)을 배치함으로써, 다이싱부에서의 배선 밀도의 저하를 더미 패턴(2b)에 의해 보상할 수가 있어, CMP법에 의해 n층째의 배선층 상의 층간 절연막(5)을 연마했을 때 디싱이 발생하여 칩 배선(1)이 연마되는 것을 억제할 수 있다.
이러한 현상을 도 2를 참조하여 설명한다. 도 2의 (a)에 도시한 Ⅰ-Ⅰ' 단면에서는 다이싱부에 얼라이먼트 마크(4)가 존재하기 때문에, 다이싱부에서 n층째의 배선 밀도는 극단적으로 저하되지 않는다. 이 때문에, 도 1의 일점 쇄선 Ⅰ-Ⅰ'에 따른 영역에서는 n층째의 배선층 상의 층간 절연막(5)의 연마를 대체로 균일하게 행할 수 있어, 칩 배선(1)의 패턴 열화는 최소한으로 억제된다.
도 2의 (b)에 도시한 Ⅱ-Ⅱ' 단면에서는 다이싱부에 얼라이먼트 마크(4)가 존재하지 않고, 또한, 다이싱부이기 때문에 n층째의 배선층을 형성할 수 없어 다이싱부에서 배선 밀도가 대폭 저하된다. 그러나, 도 2의 (b)에 도시한 바와 같이, CMP 더미 패턴부에 큰 면적의 더미 패턴(2b)을 배치하고 있기 때문에, 다이싱부에서 디싱의 발생에 의해 층간 절연막(5)이 과연마된 경우에도, 그 영향이 칩 배선부까지 미치는 것을 억제할 수 있다. 이에 따라, 칩 배선부에서 과연마가 행해지는 것을 억제할 수 있어, 디바이스를 실제로 동작시키는 칩 배선(1)의 패턴 열화를 최소한으로 억제할 수 있다.
더미 패턴(2b)의 크기 설정은, 구체적으로는 이하와 같이 행하는 것이 바람직하다. 도 1의 평면도에서 CMP 더미 패턴부의 내연, 다이싱부의 외연 및 임의의 2개의 평행선으로 구성되는 임의의 평면 영역(예를 들면, 일점 쇄선 Ⅰ-Ⅰ', 일점 쇄선 Ⅱ-Ⅱ', CMP 더미 패턴부의 내연, 다이싱부의 외연으로 둘러싸인 직사각형 영역)을 설정하고, 이 영역의 n층째의 배선층[칩 배선(1), 더미 패턴(2a, 2b), 차폐용 패턴(3), 얼라이먼트 마크(4)]의 배선 밀도를 산출한다. 배선 밀도의 산출은 설정된 임의의 평면 영역의 전체 면적에 대한 배선층의 면적 비율로 산출한다. 즉, n층째에서의 배선 밀도는,
배선 밀도(%)=(배선층의 면적/설정된 임의의 평면 영역의 전체 면적)×100
으로 된다. 또, CMP 더미 패턴부의 내연이란 칩 배선부측의 내연, 즉, CMP 더미 패턴부와 칩 배선부의 경계를 말하며, 다이싱부의 외연이란 도 1에서 칩 배선부에대하여 반대측의 외연, 즉, 인접하는 반도체 칩(도 1에서 도시되지 않음)과 다이싱부의 경계를 말한다.
칩 배선(1)으로 이루어진 배선층의 패턴 레이아웃의 경우에는, 우선, 패턴의 레이아웃을 행하고, 패턴 상에서 상술한 임의의 평면 영역을 설정한다. 다음에, 설정된 임의의 평면 영역의 전체 면적에 대한 더미 패턴의 면적 비율(배선 밀도)을 산출한다. 그리고, 임의의 평면 영역에서의 배선 밀도가 반드시 50% 이상이 되도록, 더미 패턴(2b)의 크기를 설정한다. 배선 밀도가 50%에 충족되지 않는 경우에는, 더미 패턴(2b)을 확대하여 임의의 영역에서의 배선 밀도가 반드시 50% 이상이 되도록 한다. 이 설계 방법에 의해 디싱의 발생을 확실하게 억제할 수 있는 패턴 레이아웃을 행할 수 있다.
다음에, 도 1 및 도 2에 도시한 반도체 장치의 제조 방법의 개략을 설명한다. 우선, n-1층째의 배선층을 패터닝한 후, 이 배선 패턴을 덮도록 층간 절연막(5)을 형성하여 표면을 평탄화한다.
다음에, 이 층간 절연막(5) 상에 n층째의 배선층을 형성한다. 그리고, 포토리소그래피 및 이 후의 드라이 에칭에 의해 n층째의 배선층을 패터닝하여 칩 배선(1), 더미 패턴(2a, 2b), 차폐용 패턴(3), 얼라이먼트 마크(4)를 형성한다. 이 포토리소그래피의 패턴 레이아웃 시에는 상술한 패턴 레이아웃 방법에 의해, 임의의 평면 영역에서의 배선 밀도가 50% 이상이 되도록 더미 패턴(2b)의 크기를 설정한다.
다음에, 칩 배선(1), 더미 패턴(2a, 2b), 차폐용 패턴(3), 얼라이먼트마크(4)를 덮도록 층간 절연막(5)을 또한 형성한다. 그 후, CMP법에 의해 n층째의 층간 절연막(5)을 연마하여 평탄화한다. 더미 패턴(2b)의 크기를 소정 범위 확보함으로써 디싱에 의한 과연마가 칩 배선(1)까지 형성되는 것을 억제할 수 있어, 칩 배선(1)의 패턴 열화를 억제할 수 있다.
이상 설명한 바와 같이, 제1 실시예에서는 n층째의 배선층을 형성할 수 없는 다이싱부의 근방에 큰 면적의 더미 패턴(2b)을 배치함으로써, 디싱이 발생하여 다이싱부에서의 층간 절연막(5)의 연마량이 지나치게 많아진 경우에도, 그 영향이 칩 배선(1)까지 미치는 것을 억제하는 것이 가능해진다. 이 때, 도 1의 평면도의 임의의 영역에서의 배선 밀도가 50% 이상이 되도록 더미 패턴(2b)의 크기를 설정함으로써, 칩 배선(1)의 패턴 열화를 최소한으로 억제할 수 있다.
(제2 실시예)
도 3은 본 발명의 제2 실시예인 반도체 장치의 다이싱 공정 전의 상태를 나타내는 평면도이다. 제1 실시예에서는 n층째의 배선층으로 이루어지는 차폐용 패턴(3)과 그 하층(n-1층)의 차폐용 패턴을 접속하는 접속 구멍(6)으로서 직사각형의 접속 구멍을 이용하였지만, 제2 실시예에서는 도 3에 도시한 바와 같이 차폐용 패턴(3)의 하층에 차폐용 패턴(6)에 따른 형상의 홈형의 접속 구멍(7)을 형성하고, 접속 구멍(7) 및 이것을 충전하는 도전막에 의해 차폐용 패턴(3)과 하층(n-1층)의 차폐용 패턴을 접속하고 있다. 또, 도 3의 일점 쇄선 Ⅰ-Ⅰ' 및 일점 쇄선 Ⅱ-Ⅱ'에 따른 단면은 도 2의 (a) 및 도 2의 (b)와 마찬가지로 된다.
이와 같이, 제2 실시예에서는 칩 프레임부에 형성한 n층째의 차폐용 패턴(3)과 하층(n-1층)의 차폐용 패턴을 접속하는 접속 구멍(7)을 홈형으로 함으로써, 차폐용 패턴(3)을 하측으로부터 확실하게 지지할 수가 있어, 디싱에 의해 칩 배선(1)의 상층의 층간 절연막(5)이 과연마되는 것을 보다 효율적으로 억제하는 것이 가능해진다. 또, CMP 더미 패턴부에 큰 면적의 더미 패턴(2b)을 배치하고 있기 때문에, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
(제3 실시예)
도 4 및 도 5는 본 발명의 제3 실시예인 반도체 장치의 다이싱 공정 전의 상태를 나타내는 것으로, 반도체 웨이퍼 상에 반도체 소자를 형성한 후, 상층의 배선막 및 층간 절연막을 적층한 상태를 나타내고 있다. 여기서, 도 4 및 도 5는 복수층의 배선층이 형성된 반도체 디바이스의 n층째(n은 자연수)의 배선층을 일례로서 나타내고 있으며, 그 밖의 계층의 배선층에 대해서는 도시를 생략하고 있다. 또, 도 4는 반도체 장치의 평면도를, 도 5는 단면도를 나타내고 있으며, 도 5의 (a)는 도 4에 도시한 일점 쇄선 Ⅰ-Ⅰ'선에 따른 단면을, 도 5의 (b)는 도 1에 도시한 일점 쇄선 Ⅱ-Ⅱ'선에 따른 단면을 나타내고 있다. 또, 도 4에 있어서는 설명을 간단하게 하기 위해 층간 절연막(5)의 도시를 생략한다.
제3 실시예에서는, 제1 실시예와 마찬가지로 n층째의 배선층을 형성할 수 없는 다이싱부 근방의 CMP 더미 패턴부에 비교적 큰 면적의 더미 패턴을 형성함으로써 CMP 더미 패턴부의 배선 밀도가 저하되는 것을 억제하고 있다. 그리고, 제3 실시예에서는 n층째의 칩 프레임부의 배선층과 CMP 더미 패턴의 배선층이 일체가 되도록 칩 프레임부의 배선층을 CMP 더미 패턴부까지 확대하여, 도 4에 도시한 바와같은 차폐용 패턴(3a)을 형성하고 있다. 즉, 차폐용 패턴(3a)과 더미 패턴이 연속하여 형성되어 있다.
이와 같이, 차폐용 패턴(3a)을 CMP 더미 패턴부까지 확대함으로써, 제1 실시예와 마찬가지로 CMP 더미 패턴부의 배선 밀도를 높이는 것이 가능해진다. 제3 실시예에서도, 차폐용 패턴(3a)의 형상은 제1 실시예와 마찬가지로 도 4의 평면도에 서의 임의의 영역의 배선 밀도가 50% 이상이 되도록 설정한다.
(제4 실시예)
도 6은 본 발명의 제4 실시예인 반도체 장치의 다이싱 공정 전의 상태를 나타내는 평면도이다. 제3 실시예에서는 도 4에 도시한 바와 같이 n층째의 배선층으로 이루어진 차폐용 패턴(3)과 그 하층(n-1층)의 차폐용 패턴을 접속하는 접속 구멍(6)으로서 직사각형의 접속 구멍을 이용하였지만, 제4 실시예에서는 도 6에 도시한 바와 같이 차폐용 패턴(3)의 하층에 차폐용 패턴(6)에 따른 형상의 홈형의 접속 구멍(7)을 형성하고, 접속 구멍(7) 및 이것을 충전하는 도전막에 의해 차폐용 패턴(3)과 하층(n-1층)의 차폐용 패턴을 접속하고 있다. 또, 도 6의 일점 쇄선Ⅰ-Ⅰ' 및 일점 쇄선 Ⅱ-Ⅱ'에 따른 단면은 도 5의 (a) 및 도 5의 (b)와 마찬가지로 된다.
이와 같이, 제4 실시예에서는 제2 실시예와 마찬가지로 칩 프레임부에 형성된 n층째의 차폐용 패턴(3)과 하층(n-1층)의 차폐용 패턴을 접속하는 접속 구멍(7)을 홈형으로 함으로써 차폐용 패턴(3a)을 하측으로부터 확실하게 지지할 수가 있어, 디싱에 의해 칩 배선(1)의 상층의 층간 절연막(5)이 과연마되는 것을 보다 효율적으로 억제하는 것이 가능해진다. 또, CMP 더미 패턴부까지 확대된 차폐용 패턴(3a)을 배치하고 있기 때문에, 제3 실시예와 마찬가지의 효과를 얻을 수 있다.
본 발명에 따르면, CMP법에 의한 평탄화 프로세스를 이용하였을 때 칩 주연부의 더미 패턴을 포함하는 임의의 평면 영역에서, 이 평면 영역의 전체 면적에 대한 상기 더미 패턴의 면적이 50% 이상을 차지하도록 하였기 때문에, 칩 주연부의 평탄성을 더욱 향상시키는 것이 가능해지며, 칩 주연부에서의 배선 패턴의 형상 열화를 억제할 수 있다.
또한, 더미 패턴을 차폐용 패턴과 근접하여 형성함으로써 차폐용 패턴과 함께 그 영역에서의 배선 밀도를 높일 수 있어, 칩 주연부에서의 평탄성을 더욱 향상시킬 수 있다.
또한, 더미 패턴을 차폐용 패턴과 일체로 형성함으로써 배선 밀도를 더욱 높여 평탄성을 더욱 향상시킬 수 있음과 함께, 더미 패턴의 형성을 용이하게 행하는 것이 가능해진다.
또한, 차폐용 패턴과 하층의 차폐용 패턴을 상기 차폐용 패턴에 따른 홈 형상의 접속 구멍을 통해 접속하였기 때문에, 보다 효율적으로 평탄화를 달성할 수 있다.
또한, 더미 패턴의 면적의 비율을 산출하고, 이 산출된 비율이 소정의 임계치보다도 작은 경우에는 더미 패턴의 면적을 확대하여 레이아웃하도록 하였기 때문에, 칩 주연부의 평탄성을 더욱 향상시키는 것이 가능해지며, 칩 주연부에서의 배선 패턴의 형상 열화를 억제할 수 있다.

Claims (3)

  1. 반도체 기판 상에 적층된 복수의 계층 중 소정의 계층에서의 칩 주연부에서 상기 계층에 형성된 배선 패턴과 동일 재료로 이루어진 더미 패턴이 다이싱부의 내측에 형성된 반도체 장치에 있어서,
    상기 더미 패턴의 내연, 상기 다이싱부의 외연 및 임의의 2개의 평행선으로 구성되는 평면 영역에서 상기 평면 영역의 전체 면적에 대한 상기 더미 패턴의 면적이 50% 이상을 차지하도록 구성된 것을 특징으로 하는 반도체 장치.
  2. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 형성된 절연막 상에 배선층을 형성하는 공정과,
    상기 절연막 상의 상기 배선층을 선택적으로 제거하여 칩 주연부의 다이싱부의 내측에 소정의 배선 패턴 및 더미 패턴을 형성하고, 상기 더미 패턴의 내연, 상기 다이싱부의 외연 및 임의의 2개의 평행선으로 구성되는 평면 영역에서 이 평면 영역의 전체 면적에 대하여 50% 이상을 차지하도록 상기 더미 패턴의 면적을 설정하는 공정과,
    상기 절연막 상에 상기 배선 패턴 및 상기 더미 패턴을 덮도록 층간 절연막을 형성하는 공정과,
    상기 층간 절연막을 연마하여 평탄화하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 반도체 장치의 설계 방법에 있어서,
    반도체 기판 상의 소정의 계층에 형성하는 배선층을, 소정의 배선 패턴과 더미 패턴으로 분류하여 칩 주연부의 다이싱부의 내측에 레이아웃하는 단계와,
    상기 다이싱부의 외연, 상기 더미 패턴의 내연 및 임의의 2개의 평행선으로 구성되는 평면 영역에서 이 평면 영역의 전체 면적에 대한 상기 더미 패턴의 면적 비율을 산출하는 단계와,
    상기 더미 패턴의 면적 비율과 소정의 임계치를 비교하는 단계와,
    상기 더미 패턴의 면적 비율이 상기 임계치보다도 작은 경우에는 상기 더미 패턴의 면적을 확대하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 설계 방법.
KR10-2001-0060376A 2001-01-10 2001-09-28 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의설계 방법 KR100417366B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001002331A JP2002208676A (ja) 2001-01-10 2001-01-10 半導体装置、半導体装置の製造方法及び半導体装置の設計方法
JPJP-P-2001-00002331 2001-01-10

Publications (2)

Publication Number Publication Date
KR20020060561A true KR20020060561A (ko) 2002-07-18
KR100417366B1 KR100417366B1 (ko) 2004-02-05

Family

ID=18870861

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0060376A KR100417366B1 (ko) 2001-01-10 2001-09-28 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의설계 방법

Country Status (6)

Country Link
US (1) US6690045B2 (ko)
JP (1) JP2002208676A (ko)
KR (1) KR100417366B1 (ko)
CN (1) CN1187812C (ko)
DE (1) DE10147365A1 (ko)
TW (1) TW531769B (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4136684B2 (ja) * 2003-01-29 2008-08-20 Ｎｅｃエレクトロニクス株式会社 半導体装置及びそのダミーパターンの配置方法
US6693357B1 (en) 2003-03-13 2004-02-17 Texas Instruments Incorporated Methods and semiconductor devices with wiring layer fill structures to improve planarization uniformity
KR100546354B1 (ko) * 2003-07-28 2006-01-26 삼성전자주식회사 원하는 분석 위치를 용이하게 찾을 수 있는 반도체 소자
JP3933619B2 (ja) * 2003-10-10 2007-06-20 沖電気工業株式会社 研磨工程の残存膜厚判定方法および半導体装置の製造方法
JP4401874B2 (ja) 2004-06-21 2010-01-20 株式会社ルネサステクノロジ 半導体装置
KR101084632B1 (ko) 2004-12-29 2011-11-17 매그나칩 반도체 유한회사 반도체소자
US7224069B2 (en) * 2005-07-25 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structures extending from seal ring into active circuit area of integrated circuit chip
JP4630778B2 (ja) * 2005-09-15 2011-02-09 シャープ株式会社 アライメントマークの形成方法
JP4302720B2 (ja) * 2006-06-28 2009-07-29 株式会社沖データ 半導体装置、ｌｅｄヘッド及び画像形成装置
JP2009027028A (ja) * 2007-07-20 2009-02-05 Toshiba Corp 半導体装置の製造方法
JP4735643B2 (ja) * 2007-12-28 2011-07-27 ソニー株式会社 固体撮像装置、カメラ及び電子機器
JP2010267933A (ja) 2009-05-18 2010-11-25 Elpida Memory Inc ダミーパターンの配置方法及びダミーパターンを備えた半導体装置
US9287252B2 (en) * 2011-03-15 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor mismatch reduction
JP6054596B2 (ja) * 2011-05-31 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置および半導体装置設計方法
US9594862B2 (en) 2014-06-20 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating an integrated circuit with non-printable dummy features
KR20180022998A (ko) * 2015-07-03 2018-03-06 어플라이드 머티어리얼스, 인코포레이티드 반도체 디바이스
JP6798318B2 (ja) * 2017-01-05 2020-12-09 富士通株式会社 設計支援装置、設計支援方法、および設計支援プログラム
KR20180102866A (ko) * 2017-03-08 2018-09-18 에스케이하이닉스 주식회사 심볼 간섭 제거 회로
CN109755223A (zh) * 2017-11-06 2019-05-14 联华电子股份有限公司 半导体结构及其制造方法
CN109461717A (zh) * 2018-10-15 2019-03-12 上海华虹宏力半导体制造有限公司 一种晶圆及其形成方法、等离子体裂片方法
US11282798B2 (en) * 2020-02-20 2022-03-22 Globalfoundries U.S. Inc. Chip corner areas with a dummy fill pattern

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61113007A (ja) 1984-11-08 1986-05-30 Nippon Telegr & Teleph Corp <Ntt> 光フアイバ
JP2724828B2 (ja) 1987-07-02 1998-03-09 国際電信電話株式会社 光ファイバ
US5715346A (en) 1995-12-15 1998-02-03 Corning Incorporated Large effective area single mode optical waveguide
JP3638778B2 (ja) 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP3488606B2 (ja) 1997-10-22 2004-01-19 株式会社東芝 半導体装置の設計方法
JP2000223492A (ja) 1999-01-29 2000-08-11 Nec Corp 多層配線を有する半導体装置の製造方法
JP3333993B2 (ja) * 1999-04-27 2002-10-15 前田工繊株式会社 動的荷重吸収用補強盛土の構築方法及び動的荷重吸収用補強盛土

Also Published As

Publication number Publication date
CN1363954A (zh) 2002-08-14
US6690045B2 (en) 2004-02-10
US20020089036A1 (en) 2002-07-11
TW531769B (en) 2003-05-11
CN1187812C (zh) 2005-02-02
JP2002208676A (ja) 2002-07-26
KR100417366B1 (ko) 2004-02-05
DE10147365A1 (de) 2002-07-18

Similar Documents

Publication Publication Date Title
KR100417366B1 (ko) 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의설계 방법
US11011471B2 (en) Semiconductor device
US6436807B1 (en) Method for making an interconnect layer and a semiconductor device including the same
US7821078B2 (en) Semiconductor device having resistor elements and method for manufacturing the same
KR101286644B1 (ko) 더미 게이트부를 포함한 반도체 소자 및 그 제조방법
US7772070B2 (en) Semiconductor integrated circuit device and dummy pattern arrangement method
KR100276202B1 (ko) 반도체 장치
US6730983B2 (en) Semiconductor device with spiral inductor and method for fabricating semiconductor integrated circuit device
US6782512B2 (en) Fabrication method for a semiconductor device with dummy patterns
KR100383504B1 (ko) 반도체 장치 및 그 제조 방법
CN101290912A (zh) 半导体装置及其制造方法
CN102820280A (zh) 用于集成电路的非分层式金属层
KR100272166B1 (ko) 소자분리영역에 형성된 더미 도전층을 갖춘반도체소자 및 그제조방법
US20080153265A1 (en) Semiconductor Device Manufactured Using an Etch to Separate Wafer into Dies and Increase Device Space on a Wafer
US11404532B2 (en) Fingered capacitor with low-k and ultra-low-k dielectric layers
US10418322B2 (en) Method for making a photolithography mask intended for the formation of contacts, mask and integrated circuit corresponding thereto
KR20030029159A (ko) 마이크로 전자 장치의 균일 연마 방법
JP5582154B2 (ja) 半導体装置及び半導体装置の製造方法
US6951817B2 (en) Method of forming an insulator between features of a semiconductor device
KR20030052274A (ko) 듀얼 다마신을 이용한 전원 배선 구조 및 그 제조 방법
JP2003318179A (ja) 半導体装置及びその製造方法
KR20080015307A (ko) 반도체 제조 공정의 평탄화 방법
KR20020054682A (ko) 반도체소자의 금속배선 형성방법
KR980012034A (ko) 반도체장치의 제조방법
KR20100028206A (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee