CN101290912A - 半导体装置及其制造方法 - Google Patents
半导体装置及其制造方法 Download PDFInfo
- Publication number
- CN101290912A CN101290912A CN200810083557.0A CN200810083557A CN101290912A CN 101290912 A CN101290912 A CN 101290912A CN 200810083557 A CN200810083557 A CN 200810083557A CN 101290912 A CN101290912 A CN 101290912A
- Authority
- CN
- China
- Prior art keywords
- mentioned
- peristome
- sealing ring
- semiconductor device
- diaphragm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 189
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 51
- 239000011229 interlayer Substances 0.000 claims abstract description 174
- 238000000034 method Methods 0.000 claims abstract description 111
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 238000007789 sealing Methods 0.000 claims description 298
- 239000011435 rock Substances 0.000 claims description 147
- 230000015572 biosynthetic process Effects 0.000 claims description 35
- 125000006850 spacer group Chemical group 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 22
- 238000005520 cutting process Methods 0.000 abstract description 100
- 239000012634 fragment Substances 0.000 abstract description 12
- 238000003892 spreading Methods 0.000 abstract 1
- 239000013078 crystal Substances 0.000 description 41
- 235000012431 wafers Nutrition 0.000 description 39
- 239000010410 layer Substances 0.000 description 30
- 239000004411 aluminium Substances 0.000 description 27
- 229910052782 aluminium Inorganic materials 0.000 description 27
- 229910052581 Si3N4 Inorganic materials 0.000 description 23
- 238000001259 photo etching Methods 0.000 description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 23
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 21
- 238000005530 etching Methods 0.000 description 20
- 239000010949 copper Substances 0.000 description 18
- 230000007423 decrease Effects 0.000 description 16
- 230000000694 effects Effects 0.000 description 14
- 239000002356 single layer Substances 0.000 description 13
- 238000000151 deposition Methods 0.000 description 12
- 238000010276 construction Methods 0.000 description 11
- 230000008021 deposition Effects 0.000 description 11
- 238000005260 corrosion Methods 0.000 description 10
- 230000007797 corrosion Effects 0.000 description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 9
- 229910052802 copper Inorganic materials 0.000 description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 7
- 150000001398 aluminium Chemical class 0.000 description 6
- 230000033228 biological regulation Effects 0.000 description 6
- 239000012141 concentrate Substances 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 239000004744 fabric Substances 0.000 description 5
- 238000012856 packing Methods 0.000 description 5
- 230000002459 sustained effect Effects 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 230000001902 propagating effect Effects 0.000 description 4
- 208000037656 Respiratory Sounds Diseases 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000001354 calcination Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Dicing (AREA)
Abstract
本发明公开了一种半导体装置及其制造方法。其目的在于：通过防止因切割晶片时在芯片侧面所产生的碎片和破损等传播到芯片区域内，来防止半导体装置的可靠性及耐湿性的下降。在形成在基板(101)上的层间绝缘膜(105)及(107)形成有连续围绕芯片区域(102)的密封环(104)。在层间绝缘膜(107)上形成有从芯片区域(102)来看在密封环(104)外侧具有开口部(131)的第一钝化膜(109)。
Description
技术领域
本发明涉及具有围绕芯片区域周围形成的密封环的半导体装置及其制造方法。
背景技术
一般来说，半导体装置是通过例如在硅等半导体晶片上将由多个元件构成且具有规定功能的多个集成电路(IC)电路配置成矩阵状而成的。
并且，在晶片上所配置的多个芯片区域之间是由设置为格子状的切割区域(切割线)划分的。经由半导体制造工序，在一个晶片上形成多个芯片区域之后，再沿着切割区域将该晶片切割成单个芯片，来形成半导体装置。
但是，在将晶片切割成单个芯片时，有时位于切割线周边的芯片区域会受到机械的冲击，而造成在分割开的芯片上即半导体装置的切割剖面上产生局部的裂纹和碎片。
针对于此，在专利文献1中，提出了通过在芯片区域周围设置环状防御壁即密封环，来防止裂纹在切割时传播到芯片区域内的技术。
图22表示具有以往的密封环的半导体装置(晶片中的半导体装置)的剖面结构。
如图22所示，在由晶片构成的基板1上设置有由切割区域3划分的芯片区域2。在基板1上形成有多个层间绝缘膜5～10的叠层结构。在基板1中的芯片区域2形成有构成元件的活性层20。在层间绝缘膜5形成有与活性层20连接的柱塞(plug)21，在层间绝缘膜6形成有与柱塞21连接的布线22，在层间绝缘膜7形成有与布线22连接的柱塞23，在层间绝缘膜8形成有与柱塞23连接的布线24，在层间绝缘膜9形成有与布线24连接的柱塞25，在层间绝缘膜10形成有与柱塞25连接的布线26。
并且，如图22所示，在芯片区域2的周缘部的多个层间绝缘膜5～10的叠层结构中形成有贯通该叠层结构且连续围绕芯片区域2的密封环4。例如，如专利文献1所示，密封环4是交替使用布线形成用掩模(mask)和柱塞形成用掩模形成的。具体地说，密封环4是由形成在基板1的导电层30、形成在层间绝缘膜5中且与导电层30连接的密封柱塞31、形成在层间绝缘膜6中且与密封柱塞(seal via)31连接的密封布线32、形成在层间绝缘膜7中且与密封布线32连接的密封柱塞33、形成在层间绝缘膜8中且与密封柱塞33连接的密封布线34、形成在层间绝缘膜9中且与密封布线34连接的密封柱塞35、和形成在层间绝缘膜10中且与密封柱塞35连接的密封布线36构成的。另外，在本案中，将密封环中的由布线形成用掩模形成的部分称为密封布线，将密封环中的由柱塞形成用掩模形成的部分称为密封柱塞。
并且，如图22所示，在设置有布线(22、24、26)、柱塞(21、23、25)和密封环4的多个层间绝缘膜5～10的叠层结构上设置有钝化膜11。钝化膜11在布线26上具有开口部且在该开口部形成有与布线26连接的衬垫(pad)27。钝化膜11在密封布线36上具有其它开口部且在该其它开口部形成有与密封布线36连接的盖层57。
【专利文献1】日本特开2005-167198号公报
不过，在以往的半导体装置中存在有这样的问题：或者因切割晶片时的冲击而造成在钝化膜产生脱落，或者该冲击经由钝化膜而传播到芯片区域内部。
具体地说，如专利文献1所示的半导体装置那样，虽然在密封环上的钝化膜设置有开口且在该开口部设置有盖层的结构中，钝化膜在密封环上即芯片区域内外分离开，但是该分离开的钝化膜夹着用以防止密封环腐蚀的盖层而处于在物理上连接在一起的状态。因此，在使用了比用在层间绝缘膜等中的TEOS(tetraethylorthosilicate)等更硬、更脆的材料(例如，SiN)的钝化膜中，不能充分地防止冲击和裂纹等从芯片区域外侧传播到内侧的现象。
发明内容
如上所鉴，本发明的目的在于：通过防止因将晶片切割成单个芯片时而在芯片(半导体装置)侧面产生的碎片和破裂等传播到芯片区域内，来防止半导体装置的可靠性及耐湿性的下降。
为了达到上述目的，本发明所涉及的第一半导体装置，包括：形成在基板上的层间绝缘膜；形成在位于上述基板的芯片区域的上述层间绝缘膜中的布线；形成在位于上述芯片区域的周缘部的上述层间绝缘膜中且连续围绕上述芯片区域的密封环；以及形成在设置有上述布线和上述密封环的上述层间绝缘膜上的第一保护膜。在从上述芯片区域来看位于上述密封环外侧的上述第一保护膜设置有第一开口部，上述层间绝缘膜在该第一开口部中露出。
使用本发明的第一半导体装置，由于例如钝化膜等第一保护膜在密封环外侧(芯片区域的周缘部附近)被第一开口部分开，因此即使因切割晶片时的冲击而造成在芯片区域外的第一保护膜产生脱落，也能够防止该脱落延续到芯片区域内的第一保护膜。并且，由于为底层的层间绝缘膜处于在芯片区域内外将第一保护膜分开的第一开口部中露出的状态，因此与将盖层等埋入该第一开口部的结构相比，能够更确实地防止第一保护膜在芯片区域外侧所受到的冲击经由该第一保护膜而传播到芯片区域的内部。故而，能够通过防止因将晶片分割成单个芯片时所产生的碎片和破裂等传播到芯片区域内，来防止半导体装置的可靠性及耐湿性的下降。
另外，本发明的第一半导体装置(后述本发明的第二半导体装置也是一样)是以切割后的芯片为对象的装置，但是该芯片除了包括芯片区域之外，还包括晶片状态下的切割区域中的切割剩余部分(芯片区域邻接部分)。因此，设置在第一保护膜的第一开口部不仅形成在密封环外侧的芯片区域端部上，还形成在切割区域中的切割残余部分上。也可以通过不在晶片状态下的切割区域中形成第一保护膜来设置第一开口部。在本发明的第一半导体装置(后述本发明的第二半导体装置也是一样)中，由于密封环被第一保护膜或后述盖层(形成在其它开口部或第一开口部的一部分中)中的至少其中之一覆盖着，因此没有在密封环上产生腐蚀的现象。
最好在本发明的第一半导体装置中，在上述层间绝缘膜的露出部分中形成有槽。
这样一来，由于能够通过在层间绝缘膜的露出部分中设置槽，来遮断切割晶片时从芯片区域外侧朝向芯片区域内部的冲击和应力等的传播路径，因此能够更确实地防止半导体装置的可靠性及耐湿性的下降。
最好在本发明的第一半导体装置中，将上述第一开口部设置到上述密封环上，在位于上述密封环上的上述第一开口部形成有与上述密封环连接的盖层。
这样一来，由于能够用具有韧性及延展性的盖层及密封环来阻止切割晶片时从芯片区域外侧朝向芯片区域内部的冲击和应力等，因此能够通过更确实地防止芯片区域内的第一保护膜脱落的现象，来进一步提高半导体装置的可靠性及耐湿性。并且，此时，上述盖层与上述层间绝缘膜的露出部分也可以相互邻接。
最好在本发明的第一半导体装置中，在位于上述密封环上的上述第一保护膜中设置有第二开口部，在上述第二开口部形成有与上述密封环连接的盖层。
这样一来，由于能够用具有韧性及延展性的盖层及密封环来阻止切割晶片时从芯片区域外侧朝向芯片区域内部的冲击和应力等，因此能够通过更确实地防止芯片区域内的第一保护膜脱落的现象，来进一步提高半导体装置的可靠性及耐湿性。并且，此时，由于当在位于上述第一开口部与上述第二开口部之间的上述第一保护膜的上述第一开口部一侧的侧面，形成有由与上述盖层的材料相同的材料构成的侧壁隔离物时，能够防止因切割晶片时的冲击所产生的应力集中在芯片区域内的第一保护膜的第一开口部的侧面，因此能够更确实地防止芯片区域内的第一保护膜脱落的现象。此时，上述侧壁隔离物的下表面也可以位于比上述第一保护膜的下表面靠下方的位置。并且，当上述层间绝缘膜的露出部分的表面位于比上述侧壁隔离物的下表面靠下方的位置时，换句话说，当在层间绝缘膜的露出部分中形成有槽时，由于能够遮断切割晶片时从芯片区域外侧朝向芯片区域内部的冲击和应力等的传播路径，因此能够更确实地防止半导体装置的可靠性及耐湿性的下降。
最好在本发明的第一半导体装置中，形成有覆盖从上述第一开口部来看位于上述芯片区域一侧的上述第一保护膜的端部的盖层。
这样一来，由于能够防止因切割晶片时的冲击所产生的应力集中在芯片区域内的第一保护膜的第一开口部一侧的侧面，因此能够更确实地防止芯片区域内的第一保护膜脱落的现象。此时，若密封环被第一保护膜覆盖着的话，也可以剥离盖层。并且，形成有覆盖从上述第一开口部来看位于上述芯片区域的相反一侧的上述第一保护膜的端部的其它盖层。
在本发明的第一半导体装置中，也可以在位于上述布线上的上述第一保护膜中设置有衬垫用开口部，在该衬垫用开口部形成有与上述布线连接的衬垫。
在本发明的第一半导体装置中，也可以在位于上述布线上的上述第一保护膜中设置有最上层布线用开口部，在该最上层布线用开口部形成有与上述布线连接的最上层布线。此时，也可以在上述第一保护膜上形成有覆盖上述最上层布线的第二保护膜，在位于上述第一开口部上的上述第二保护膜中设置有第三开口部。
另外，在本发明的第一半导体装置中，当形成有覆盖最上层布线的第二保护膜时，为了使对厚度均匀且平滑形成的第二保护膜所进行的蚀刻加工较容易，最好使从上述第一开口部来看位于上述芯片区域的相反一侧的上述第一保护膜的端部、和从上述第三开口部来看位于上述芯片区域的相反一侧的上述第二保护膜的端部错开。此时，既可以是从上述第三开口部来看位于上述芯片区域的相反一侧的上述第二保护膜的端部，位于从上述第一开口部来看位于上述芯片区域的相反一侧的上述第一保护膜的上侧，或者也可以是从上述第一开口部来看位于上述芯片区域的相反一侧的上述第一保护膜的端部，位于从上述第三开口部来看位于上述芯片区域的相反一侧的上述第二保护膜的下侧。
为了达到上述目的，本发明所涉及的第二半导体装置，包括：形成在基板上的层间绝缘膜、形成在位于上述基板的芯片区域的上述层间绝缘膜中的布线、形成在位于上述芯片区域的周缘部的上述层间绝缘膜中且连续围绕上述芯片区域的密封环、以及形成在设置有上述布线和上述密封环的上述层间绝缘膜上的第一保护膜。从上述芯片区域来看位于上述密封环外侧的上述第一保护膜被薄膜化，且该薄膜化部分露出在外。
使用本发明的第二半导体装置，由于将例如钝化膜等第一保护膜在密封环外侧(芯片区域的周缘部附近)薄膜化，因此即使因切割晶片时的冲击而在芯片区域外的第一保护膜产生脱落，也能够让该脱落在第一保护膜的薄膜化部分停止，能够防止该脱落延续到芯片区域内的第一保护膜。并且，能够通过在密封环外侧将作为切割晶片时从芯片区域外侧朝向芯片区域内部的冲击和应力等的传播路径的第一保护膜薄膜化，来用该薄膜化部分遮断冲击和应力等的传播。所以，能够通过防止因将晶片分割为单个芯片时所产生的碎片和破裂等传播到芯片区域内，来防止半导体装置的可靠性及耐湿性的下降。
另外，最好在本发明的第一或第二半导体装置中，为了确实地保护芯片区域，而使上述第一保护膜的厚度为150nm以上。
并且，在本发明的第一或第二半导体装置中，密封环也可以由例如钨(W)、铝(Al)及铜(Cu)中的至少一种构成。
并且，在本发明的第一或第二半导体装置中，第一保护膜也可以由例如氮化硅(SiN)构成。
并且，在本发明的第一或第二半导体装置中，当在密封环上等设置有盖层，且该盖层例如由铝(Al)构成时，能够确实地防止密封环(特别是由铜(Cu)构成的密封环)的腐蚀。
为了达到上述目的，本发明所涉及的第一半导体装置的制造方法，包括：在基板上形成层间绝缘膜的工序a；在位于上述基板的芯片区域的上述层间绝缘膜中形成布线且在位于上述芯片区域的周缘部的上述层间绝缘膜中形成连续围绕上述芯片区域的密封环的工序b；在设置有上述布线和上述密封环的上述层间绝缘膜上形成第一保护膜的工序c；以及在从上述芯片区域来看位于上述密封环外侧的第一保护膜中形成第一开口部，让上述层间绝缘膜在该第一开口部中露出的工序d。
即，由于本发明所涉及的第一半导体装置的制造方法是用以制造上述本发明的第一半导体装置的方法，因此能够获得与上述本发明的第一半导体装置一样的效果。
最好在本发明的第一半导体装置的制造方法中，上述工序d包括在上述层间绝缘膜的露出部分中形成槽的工序。
这样一来，由于能够通过在层间绝缘膜的露出部分中设置槽，来遮断切割晶片时从芯片区域外侧朝向芯片区域内部的冲击和应力等的传播路径，因此能够更确实地防止半导体装置的可靠性及耐湿性的下降。
最好在本发明的第一半导体装置的制造方法中，上述工序d包括将上述第一开口部形成到上述密封环上的工序。在上述工序d之后，还包括在位于上述密封环上的上述第一开口部形成与上述密封环连接的盖层的工序e。
这样一来，由于能够用具有韧性及延展性的盖层及密封环来阻止切割晶片时从芯片区域外侧朝向芯片区域内部的冲击和应力等，因此能够通过更确实地防止芯片区域内的第一保护膜脱落的现象，来进一步提高半导体装置的可靠性及耐湿性。
最好在本发明的第一半导体装置的制造方法中，上述工序d包括在位于上述密封环上的上述第一保护膜中形成第二开口部的工序。在上述工序d之后，还包括在上述第二开口部形成与上述密封环连接的盖层的工序e。
这样一来，由于能够用具有韧性及延展性的盖层及密封环来阻止切割晶片时从芯片区域外侧朝向芯片区域内部的冲击和应力等，因此能够通过更确实地防止芯片区域内的第一保护膜脱落的现象，来进一步提高半导体装置的可靠性及耐湿性。并且，此时，由于当上述工序e包括在位于上述第一开口部与上述第二开口部之间的上述第一保护膜的上述第一开口部一侧的侧面，形成由与上述盖层的材料相同的材料构成的侧壁隔离物的工序时，能够防止因切割晶片时的冲击而产生的应力集中在芯片区域内的第一保护膜的第一开口部一侧的侧面，因此能够更确实地防止芯片区域内的第一保护膜脱落的现象。
在本发明的第一半导体装置的制造方法中，当还包括形成盖层的工序e时，也可以在上述工序e之后，包括在上述第一保护膜上形成第二保护膜的工序f、和在位于上述第一开口部上的上述第二保护膜中形成第三开口部的工序g。这里，由于当上述工序g包括在上述层间绝缘膜的露出部分形成槽的工序时，能够遮断切割晶片时从芯片区域外侧朝向芯片区域内部的冲击和应力等的传播路径，因此能够更确实地防止半导体装置的可靠性及耐湿性的下降。
最好在本发明的第一半导体装置的制造方法中，在上述工序c与上述工序d之间，还包括在位于上述密封环上的上述第一保护膜中形成第二开口部之后，再在上述第二开口部形成与上述密封环连接的盖层，接着，在上述第一保护膜上形成第二保护膜的工序。上述工序d包括在从上述芯片区域来看位于上述密封环外侧的上述第二保护膜中形成第三开口部之后，再在位于该第三开口部下侧的上述第一保护膜中形成上述第一开口部的工序。
这样一来，由于能够用具有韧性及延展性的盖层及密封环来阻止切割晶片时从芯片区域外侧朝向芯片区域内部的冲击和应力等，因此能够通过更确实地防止芯片区域内的第一保护膜脱落的现象，来进一步提高半导体装置的可靠性及耐湿性。
为了达到上述目的，本发明所涉及的第二半导体装置的制造方法，包括：在基板上形成层间绝缘膜的工序；在位于上述基板的芯片区域的上述层间绝缘膜中形成布线且在位于上述芯片区域的周缘部的上述层间绝缘膜中形成连续围绕上述芯片区域的密封环的工序；在设置有上述布线和上述密封环的上述层间绝缘膜上形成第一保护膜的工序；以及将从上述芯片区域来看位于上述密封环外侧的上述第一保护膜薄膜化的工序。
即，由于本发明所涉及的第二半导体装置的制造方法是用以制造上述本发明的第二半导体装置的方法，因此能够获得与上述本发明的第二半导体装置一样的效果。
(发明的效果)
使用本发明，由于能够防止因将晶片切割成单个芯片时所产生的碎片和破裂等传播到芯片区域内，因此能够防止半导体装置的可靠性及耐湿性的下降。
附图的简单说明
图1为表示设置有本发明的第一～第三实施例(包括变形例)所涉及的半导体装置的一部分晶片的平面图。
图2(a)为将图1的区域R1(被虚线包围的区域)放大之后的平面图，图2(b)为本发明的第一～第三实施例(包括变形例)所涉及的半导体装置中位于芯片区域内部的衬垫形成区域的剖面图，图2(c)为本发明的第一～第三实施例(包括变形例)所涉及的半导体装置中位于芯片区域内部的最上层布线形成区域的剖面图。
图3为表示本发明的第一实施例所涉及的半导体装置的端部的剖面结构图。
图4(a)～图4(c)为表示本发明的第一实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图5(a)及图5(b)为表示本发明的第一实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图6(a)及图6(b)为表示本发明的第一实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图7为表示本发明的第一实施例的第一变形例所涉及的半导体装置的端部的剖面结构图。
图8为表示本发明的第一实施例的第二变形例所涉及的半导体装置的端部的剖面结构图。
图9为表示本发明的第一实施例的第三变形例所涉及的半导体装置的端部的剖面结构图。
图10为表示本发明的第一实施例的第四变形例所涉及的半导体装置的端部的剖面结构图。
图11为表示本发明的第二实施例所涉及的半导体装置的端部的剖面结构图。
图12(a)及图12(b)为表示本发明的第二实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图13(a)及图13(b)为表示本发明的第二实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图14为表示本发明的第二实施例的第一变形例所涉及的半导体装置的端部的剖面结构图。
图15(a)及图15(b)为表示本发明的第二实施例的第一变形例所涉及的半导体装置的制造方法的各工序的剖面图。
图16(a)及图16(b)为表示本发明的第二实施例的第一变形例所涉及的半导体装置的制造方法的各工序的剖面图。
图17为表示本发明的第二实施例的第二变形例所涉及的半导体装置的端部的剖面结构图。
图18为表示本发明的第三实施例所涉及的半导体装置的端部的剖面结构图。
图19(a)及图19(b)为表示本发明的第三实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图20(a)及图20(b)为表示本发明的第三实施例所涉及的半导体装置的制造方法的各工序的剖面图。
图21为表示本发明的第三实施例的变形例所涉及的半导体装置的端部的剖面结构图。
图22为以往的半导体装置的剖面图。
(符号的说明)
60-活性层；61-柱塞(plug)；62-布线；63-柱塞；64-布线；70-活性层；71-柱塞；72-布线；73-柱塞；74-布线；75-最上层布线；90-衬垫；101-基板；102-芯片区域；103-切割区域；104-密封环；105-第一层间绝缘膜；105a-槽状凹部；105c-布线槽；107-第二层间绝缘膜；107a-槽状凹部；107c-布线槽；109-第一钝化膜；110-活性层(或导电层)；111-第一密封柱塞(seal via)；112-第一密封布线；113-第二密封柱塞；114-第二密封布线；121-第一密封柱塞；122-第一密封布线；123-第二密封柱塞；124-第二密封布线；125-盖层；126-盖层；127-盖层；131-开口部；132-开口部；133-薄膜化部分；136-盖层；142-侧壁隔离物；145-槽；150-第二钝化膜；161-开口部；201-晶片。
具体实施方式
(各实施例的共通事项)
图1为表示设置有下述本发明的各实施例所涉及的半导体装置(例如，具有将芯片区域围绕一圈的密封环的半导体装置)的晶片的一部分的平面图。图2(a)为将图1的区域R1(被虚线围绕的区域)放大之后的平面图，图2(b)为位于芯片区域内部的衬垫形成区域的剖面图(图1及图2(a)所示的衬垫90附近的区域的剖面图)，图2(c)为位于芯片区域内部的最上层布线形成区域的剖面图(在图1及图2(a)中对最上层布线的图示加以了省略)。
如图1及图2(a)所示，例如，在成为以硅基板等为代表的半导体基板的晶片201上配置有均成为半导体装置的多个芯片区域102。在各芯片区域102设置有由多个元件构成且具有规定功能的IC(integrated circuit)电路。各芯片区域102被设置为格子状的切割区域103划分。即，切割前的半导体装置由芯片区域102和切割区域103构成。这里，一个半导体装置(也就是，一个半导体芯片)由芯片区域102和密封环104构成，其中，在该芯片区域102中配置有由多个元件构成且具有规定功能的IC电路，该密封环104被设置在芯片区域102的周缘部且围绕该芯片区域102。即，密封环104被设置在芯片区域102中与切割区域103交界的附近。并且，在芯片区域102内部例如沿着密封环104配置有多个衬垫90。
如图2(b)所示，在芯片区域102的衬垫形成区域中，在由晶片201构成的基板101上依次叠层有第一层间绝缘膜105及第二层间绝缘膜107。在基板101中形成有构成元件的活性层60，在第一层间绝缘膜105的下部形成有与活性层60连接的柱塞61，在第一层间绝缘膜105的上部形成有与柱塞61连接的布线62，在第二层间绝缘膜107的下部形成有与布线62连接的柱塞63，在第二层间绝缘膜107的上部形成有与柱塞63连接的布线64。柱塞61和布线62、及柱塞63和布线64分别构成双道金属镶嵌(dual damascene)布线。在第二层间绝缘膜107上形成有在布线64上具有开口的第一钝化膜109，在该开口设置有与布线64连接的衬垫90，在第一钝化膜109上形成有在衬垫90上具有开口的第二钝化膜150。
如图2(c)所示，在芯片区域102的最上层布线形成区域中，在由晶片201构成的基板101上依次叠层有第一层间绝缘膜105及第二层间绝缘膜107。在基板101中形成有构成元件的活性层70，在第一层间绝缘膜105的下部形成有与活性层70连接的柱塞71，在第一层间绝缘膜105的上部形成有与柱塞71连接的布线72，在第二层间绝缘膜107的下部形成有与布线72连接的柱塞73，在第二层间绝缘膜107的上部形成有与柱塞73连接的布线74。柱塞71和布线72、及柱塞73和布线74分别构成双道金属镶嵌(dual damascene)布线。在第二层间绝缘膜107上形成有在布线74上具有开口的第一钝化膜109，在该开口设置有与布线74连接的最上层布线75，在第一钝化膜109上形成有覆盖最上层布线75的第二钝化膜150。
另外，第一钝化膜109由比第二层间绝缘膜107更硬、更脆的材料构成，例如，由氮化硅膜(SiN膜)构成。
上述形成有多个半导体装置的晶片201在完成各芯片之后，被沿着切割区域103分割成单个半导体装置。此时，各个半导体装置除了包括芯片区域102之外，还包括晶片状态下的切割区域103中的切割剩余部分(芯片区域邻接部分)。以下，在对切割后的各个半导体装置加以说明时，将切割区域103中的切割剩余部分仅称为“切割区域103”。
(第一实施例)
以下，参照附图对本发明的第一实施例所涉及的半导体装置及其制造方法加以说明。
图3表示第一实施例所涉及的半导体装置(具体地说，切割后的芯片)端部(具有位于芯片区域102的周缘部的密封环104的半导体装置端部)的剖面结构。另外，图3为图2(a)的A-A’线的剖面图。
如图3所示，在基板101上设置有与切割区域103邻接的芯片区域102。在基板101上依次叠层有第一层间绝缘膜105及第二层间绝缘膜107。在层间绝缘膜105及107的叠层结构中形成有贯穿该叠层结构且连续围绕芯片区域102的密封环104。这里，密封环104由形成在基板101中的活性层(或导电层)110、形成在第一层间绝缘膜105的下部且与活性层(或导电层)110连接的第一密封柱塞111及121、形成在第一层间绝缘膜105的上部且分别与第一密封柱塞111及121连接的第一密封布线112及122、形成在第二层间绝缘膜107的下部且分别与第一密封布线112及122连接的第二密封柱塞113及123、和形成在第二层间绝缘膜107的上部且分别与第二密封柱塞113及123连接的第二密封布线114及124构成。
本实施例的特征在于：在第二层间绝缘膜107上形成有从芯片区域102来看在密封环104外侧具有开口部131的第一钝化膜109。即，第一钝化膜109被开口部131划分为位于芯片区域102一侧的部分、和位于切割区域103一侧的部分。另外，开口部131被设置到密封环104上，在位于密封环104上的开口部131形成有与密封环104连接的盖层125。这里，盖层125形成为覆盖从开口部131来看位于芯片区域102一侧的第一钝化膜109的端部。第二层间绝缘膜107的表面在没有形成盖层125的开口部131中露出。并且，在第一钝化膜109上形成有在其开口部131上具有开口部161的第二钝化膜150。
以下，参照图4(a)～图4(c)、图5(a)、图5(b)及图6(a)、图6(b)的工序剖面图对用以制造具有图3所示的结构的本实施例的半导体装置的方法加以说明。另外，下述各工序一般是在切割前的晶片状态下进行的。
首先，如图4(a)所示，在由晶片(例如，图1所示的晶片201)构成的基板101中的位于芯片区域102内的部分形成活性层(或导电层)110。活性层(或导电层)110也可以构成晶体管等元件。此时，既可以在芯片区域102的衬垫形成区域中，如图2(b)所示，在基板101中形成构成元件的活性层60，也可以在芯片区域102的最上层布线形成区域中，如图2(c)所示，在基板101中形成构成元件的活性层70。
其次，如图4(a)所示，在基板101上沉积第一层间绝缘膜105之后，再利用光刻法及干蚀刻法，在芯片区域102中的位于密封环形成区域的第一层间绝缘膜105形成到达活性层(或导电层)110的、用以形成第一密封柱塞111及121(参照图4(b))的两个槽状凹部105a。另外，密封柱塞是构成密封环的部件(part)，是通过将导电材料埋入槽状凹部中形成的。即，密封柱塞是与在芯片区域内用以连接上下布线之间而形成的柱塞具有相同宽度的线状结构。
另外，在本实施例中，最好密封柱塞的纵横比(也就是说，埋入了密封柱塞的槽状凹部中深度对宽度的比)在1以上。
接着，如图4(a)所示，利用光刻法在第一层间绝缘膜105上形成用以形成埋入第一密封布线112及122(参照图4(b))的布线槽的抗蚀剂图案(省略图示)之后，以该抗蚀剂图案为掩模，利用干蚀刻法，在芯片区域102中位于密封环形成区域的第一层间绝缘膜105的上部形成分别与两个槽状凹部105a连接的两条布线槽105c，然后，通过煅烧(ashing)除去残存的抗蚀剂图案。
另外，槽状凹部105a及布线槽105c是通过连续围绕芯片区域102形成的。
其次，如图4(b)所示，例如用CVD(chemical vapor deposition)法，在形成在第一层间绝缘膜105的槽状凹部105a及布线槽105c中埋入例如由钨(W)构成的导电膜，然后，例如用CMP(化学机械研磨法)除去从布线槽105c露出的多余的导电膜，藉此方法，形成与活性层(或导电层)110连接的第一密封柱塞111及121、和分别与第一密封柱塞111及121连接的第一密封布线112及122。这里，密封柱塞111及密封布线112、和密封柱塞121及密封布线122分别构成双道金属镶嵌布线。此时，在芯片区域102的衬垫形成区域中，如图2(b)所示，在第一层间绝缘膜105中形成与活性层60连接的柱塞61、和与柱塞61连接的布线62，同时，在芯片区域102的最上层布线形成区域中，如图2(c)所示，在第一层间绝缘膜105中形成与活性层70连接的柱塞71、和与柱塞71连接的布线72。
其次，如图4(c)所示，在第一层间绝缘膜105上沉积第二层间绝缘膜107之后，利用光刻法及干蚀刻法，在位于芯片区域102的第二层间绝缘膜107形成分别到达第一密封布线112及122的、用以形成第二密封柱塞113及123(参照图5(a))的两个槽状凹部107a。
接着，如图4(c)所示，利用光刻法在第二层间绝缘膜107上形成用以形成埋入第二密封布线114及124(参照图5(a))的布线槽的抗蚀剂图案(省略图示)之后，以该抗蚀剂图案为掩模，利用干蚀刻法在位于芯片区域102的第二层间绝缘膜107的上部形成分别与两个槽状凹部107a连接的两条布线槽107c，然后，利用煅烧除去残存的抗蚀剂图案。
另外，槽状凹部107a及布线槽107c形成为连续围绕芯片区域102。
其次，如图5(a)所示，在形成在第二层间绝缘膜107的槽状凹部107a及布线槽107c中埋入例如由铜(Cu)构成的导电膜。然后，用例如CMP法除去从布线槽107c中露出的导电膜(位于比第二层间绝缘膜107靠上侧的导电膜)。藉此方法，在位于芯片区域102的第二层间绝缘膜107中形成分别与第一密封布线112及122连接的第二密封柱塞113及123、和分别与第二密封柱塞113及123连接的第二密封布线114及124。这里，密封柱塞113及密封布线114、和密封柱塞123及密封布线124分别构成双道金属镶嵌布线。此时，在芯片区域102的衬垫形成区域中，如图2(b)所示，在第二层间绝缘膜107中形成与布线62连接的柱塞63、和与柱塞63连接的布线64，同时，在芯片区域102的最上层布线形成区域中，如图2(c)所示，在第二层间绝缘膜107中形成与布线72连接的柱塞73、和与柱塞73连接的布线74。
另外，一般将上述那样的通过在凹部埋入导电膜来同时形成柱塞和布线的方法称为双道金属镶嵌法。
并且，由通过上述方法形成的活性层(或导电层)110、第一密封柱塞111及121、第一密封布线112及122、第二密封柱塞113及123、和第二密封布线114及124构成密封环104。
然后，如图5(b)所示，在为最上层层间绝缘膜的第二层间绝缘膜107上沉积成为密封布线114及124、和布线64及74(参照图2(b)及图2(c))的保护膜的第一钝化膜109。例如，将SiN膜的单层结构、或TEOS膜(下层)与SiN膜(上层)的叠层结构用作第一钝化膜109。接着，利用光刻法及干蚀刻法，在从芯片区域102来看位于密封环104外侧到密封环104(具体地说，密封布线124)上的第一钝化膜109形成开口部131。另外，开口部131具有连续围绕芯片区域102的槽状。并且，此时，也可以在从芯片区域102来看位于密封环104外侧的开口部131的下侧，在第二层间绝缘膜107中形成槽。即，也可以通过在第一钝化膜109的蚀刻中将密封布线124用作阻止物(stopper)，对从芯片区域102来看位于密封环104外侧的第二层间绝缘膜107的上部进行蚀刻，来仅在第二层间绝缘膜107中形成槽。
然后，例如，利用溅射法在包括开口部131的整个第一钝化膜109上沉积例如铝(Al)膜，接着，利用光刻法及干蚀刻法将该铝膜图案化为规定的形状。具体地说，除去在位于密封布线124上的开口部131及其附近之外的其它区域中所形成的不要的铝膜。藉此方法，如图6(a)所示，来在位于密封布线124上的开口部131形成与密封布线124连接的盖层125。也就是说，在密封环形成区域即芯片区域102的周缘部，由第一钝化膜109覆盖密封环104最上部中的芯片区域102内部一侧的第二密封布线114，由第一钝化膜109和盖层125覆盖密封环104最上部中的切割区域103一侧的第二密封布线124。此时，将盖层125形成为覆盖从开口部131来看位于芯片区域102一侧的第一钝化膜109的端部，同时，与从芯片区域102来看位于密封布线124外侧的开口部131中的第二层间绝缘膜107的露出部分邻接。换句话说，不是使从开口部131来看位于切割区域103一侧的第一钝化膜109的端部被盖层125覆盖，而是使其与盖层125分开。并且，此时，在芯片区域102的衬垫形成区域中，如图2(b)所示，在设置在第一钝化膜109的开口形成与布线64连接的衬垫90，同时，在芯片区域102的最上层布线形成区域中，如图2(c)所示，在设置在第一钝化膜109的开口形成与布线74连接的最上层布线75。也就是说，在本实施例中，在芯片区域102的布线·衬垫形成工序中同时形成与密封环104的最上部即第二密封布线124连接的盖层125。这样一来，能够在不追加新的盖层形成工序的情况下，形成与密封环104的最上部即第二密封布线124连接的盖层125。
然后，如图6(b)所示，在包括开口部131的第一钝化膜109上及盖层125上，即整个基板101上沉积成为盖层125、衬垫90(参照图2(b))及最上层布线75(参照图2(c))的保护膜的第二钝化膜150。例如，将SiN膜的单层结构用作第二钝化膜150。接着，利用光刻法及干蚀刻法，在位于第一钝化膜109的开口部131上及盖层125上的第二钝化膜150形成开口部161。这里，第二钝化膜150的开口部161与第一钝化膜109的开口部131成为一体，构成连续围绕芯片区域102的槽。并且，此时，在芯片区域102的衬垫形成区域中，如图2(b)所示，在位于衬垫90上的第二钝化膜150设置有开口，而在芯片区域102的最上层布线形成区域中，如图2(c)所示，最上层布线75被第二钝化膜150覆盖着。
如上所述，根据本实施例，由于钝化膜109及150在密封环104外侧(芯片区域102的周缘部附近)被开口部131及161分开，因此即使因切割晶片时的冲击造成在芯片区域102外侧(即，切割区域103)的钝化膜109及150产生脱落，也能够防止该脱落延续到芯片区域102内侧的钝化膜109及150。并且，由于为底层的第二层间绝缘膜107处于在芯片区域102的内外将钝化膜109及150分开的开口部131及161中露出的状态，因此与将盖层等埋入整个该开口部131及161的结构相比，能够更确实地防止钝化膜109及150在芯片区域102外侧所受到的冲击经由该钝化膜109及150传播到芯片区域102内部的现象。这样一来，由于能够通过防止将晶片分割成单个芯片时所产生的碎片和破裂等传播到芯片区域102内，来防止水分和可动离子等污染物质从芯片表面侵入到装置内部，因此能够提高半导体装置的可靠性及耐湿性。
并且，在本实施例中，将钝化膜109的开口部131一直设置到密封环104(具体地说，密封布线124)上，在位于该密封布线124上的开口部131形成有与该密封布线124连接的盖层125。这样一来，由于能够用具有韧性及延展性的盖层125及密封环104来阻止切割晶片时从芯片区域102外侧(切割区域103)朝向芯片区域102内部的冲击和应力等，因此能够通过更确实地防止芯片区域102内的钝化膜109及150脱落的现象，来进一步提高半导体装置的可靠性及耐湿性。
并且，在本实施例中，由于形成有覆盖从开口部131来看位于芯片区域102一侧的第一钝化膜109端部的盖层125，因此能够防止因切割晶片时的冲击而产生的应力集中在芯片区域102内的第一钝化膜109的开口部131一侧的侧面。从而，能够更确实地防止芯片区域102内的第一钝化膜109脱落的现象。
另外，在本实施例中，设置在钝化膜109的开口部131并不一定要形成在密封环104外侧的芯片区域102的端部之上，也可以形成在切割区域103中的切割剩余部分之上。并且，也可以通过不在晶片状态下的切割区域103中形成钝化膜109来设置开口部131。
并且，在本实施例中，由于密封环104(具体地说，密封布线114及124)被钝化膜109及盖层125覆盖着，因此没有在密封环104产生腐蚀的现象。
并且，在本实施例中，也可以在位于切割区域103的层间绝缘膜105及107中设置布线结构。
并且，在本实施例中，使用了对于例如第二密封布线124等一个密封布线的底面，连接有例如第二密封柱塞123等一个密封柱塞的结构，也可以代替它，使用将多个密封柱塞连接在一个密封布线的底面上的结构。
并且，在本实施例中，当在开口部131的层间绝缘膜107的露出部分形成有槽时，由于能够遮断切割晶片时从芯片区域102外侧(切割区域103)朝向芯片区域102内部的冲击和应力等的传播路径，因此能够更确实地防止半导体装置的可靠性及耐湿性的下降。
并且，在本实施例中，为了确实地保护密封布线114及124、和布线64及74，最好使第一钝化膜109的厚度为150nm以上。
并且，在本实施例中，对构成密封环104的各密封布线及各密封柱塞的材料并不作特别限定，可以使用例如钨(W)、铝(Al)及铜(Cu)中的至少一种。
并且，在本实施例中，虽然对构成与密封环104连接的盖层125的材料并不作特别限定，但是若由铝(Al)来构成盖层125的话，能够确实地防止密封环104(特别是由铜(Cu)构成的密封环104)腐蚀的现象。
(第一实施例的第一变形例)
以下，参照附图对本发明的第一实施例的第一变形例所涉及的半导体装置及其制造方法加以说明。
图7表示本变形例所涉及的半导体装置(具体地说，切割后的芯片)端部(包括位于图1所示的芯片区域102的周缘部的密封环104的半导体装置端部)的剖面结构。另外，图7为图2(a)的A-A’线的剖面图。并且，在图7中，由于对与图3所示的第一实施例所涉及的半导体装置相同的构成要素标注相同的符号，因此对其说明加以省略。
本变形例与第一实施例的不同之处如下。即，在第一实施例中，如图3所示，将开口部131配置为从芯片区域102来看的密封环104外侧到密封环104上，其中，该开口部131将第一钝化膜109划分为位于芯片区域102一侧的部分、和位于切割区域103一侧的部分。而在本变形例中，如图7所示，不在密封环104上配置开口部131，而将开口部131仅配置在从芯片区域102来看的密封环104的外侧。并且，在第一实施例中，如图3所示，在位于成为密封环104的第二密封布线124上的开口部131形成有与成为密封环104的第二密封布线124连接的盖层125，而在本变形例中，如图7所示，形成有覆盖从开口部131来看位于芯片区域102一侧的第一钝化膜109的端部的盖层126，该盖层126没有与密封环104连接，而是与露出开口部131的第二层间绝缘膜107局部接触。即，在本变形例中，如图7所示，密封环104(具体地说，密封布线114及124)仅被第一钝化膜109覆盖着。
另外，在本变形例中，也与第一实施例一样，如图7所示，第二层间绝缘膜107的表面露出开口部131，在第一钝化膜109上形成有在其开口部131上及盖层126上具有开口部161的第二钝化膜150。
以下，对用以制造具有图7所示的结构的本变形例的半导体装置的方法加以说明。另外，下述各工序一般是在切割前的晶片状态下进行的。
首先，进行图4(a)～图5(a)所示的第一实施例的各工序。然后，如图7所示，在最上层的层间绝缘膜即第二层间绝缘膜107上沉积密封布线114及124、和布线64及74(参照图2(b)及图2(c))的保护膜的第一钝化膜109。例如，将SiN膜的单层结构、或者TEOS膜(下层)与SiN膜(上层)的叠层结构用作第一钝化膜109。接着，利用光刻法及干蚀刻法，在从芯片区域102来看位于密封环104外侧的第一钝化膜109形成开口部131。另外，虽然开口部131具有连续围绕芯片区域102的槽状，但是在密封环104(具体地说，密封布线124)上没有配置开口部131。并且，也可以在开口部131的下侧，在第二层间绝缘膜107中形成槽。
然后，例如，利用溅射法在包括开口部131的整个第一钝化膜109上沉积例如铝(Al)膜，接着，利用光刻法及干蚀刻法将该铝膜图案化为规定的形状。具体地说，除去在从开口部131来看位于芯片区域102一侧的第一钝化膜109的端部及其附近之外的其它区域中所形成的不要的铝膜。藉此方法，如图7所示，形成覆盖从开口部131来看位于芯片区域102一侧的第一钝化膜109端部(但是，不与密封环104接触)的盖层126。也就是说，在密封环形成区域即芯片区域102的周缘部，由盖层126夹着第一钝化膜109覆盖密封环104的最上部即第二密封布线124。并且，此时，在芯片区域102的衬垫形成区域中，如图2(b)所示，在设置在第一钝化膜109的开口形成与布线64连接的衬垫90，同时，在芯片区域102的最上层布线形成区域中，如图2(c)所示，在设置在第一钝化膜109的开口形成与布线74连接的最上层布线75。即，在本变形例中，在芯片区域102的布线·衬垫形成工序中同时形成不与密封环104连接的盖层126。这样一来，能够在不追加新的盖层形成工序的情况下，在密封环104上方形成盖层126。
然后，如图7所示，在包括开口部131的第一钝化膜109上及盖层126上，即整个基板101上沉积成为盖层126、衬垫90(参照图2(b))及最上层布线75(参照图2(c))的保护膜的第二钝化膜150。例如，将SiN膜的单层结构用作第二钝化膜150。接着，利用光刻法及干蚀刻法，在位于第一钝化膜109的开口部131上及盖层126上的第二钝化膜150形成开口部161。这里，第二钝化膜150的开口部161与第一钝化膜109的开口部131成为一体，构成连续围绕芯片区域102的槽。并且，此时，在芯片区域102的衬垫形成区域中，如图2(b)所示，在位于衬垫90上的第二钝化膜150设置有开口，而在芯片区域102的最上层布线形成区域中，如图2(c)所示，最上层布线75被第二钝化膜150覆盖着。
如上所述，根据本变形例，由于钝化膜109及150在密封环104外侧(芯片区域102的周缘部附近)被开口部131及161分开，因此即使因切割晶片时的冲击而造成在芯片区域102外侧的钝化膜109及150产生脱落，也能够防止该脱落延续到芯片区域102内侧的钝化膜109及150。并且，由于为底层的第二层间绝缘膜107处于在芯片区域102内外将钝化膜109及150分开的开口部131及161中露出的状态，因此与将盖层等埋入整个该开口部131及161的结构相比，能够更确实地防止钝化膜109及150在芯片区域102外侧所受到的冲击经由该钝化膜109及150而传播到芯片区域102内部的现象。这样一来，由于能够通过防止将晶片分割成单个芯片时所产生的碎片和破裂等传播到芯片区域102内，来防止水分和可动离子等污染物质从芯片表面侵入到装置内部，因此能够提高半导体装置的可靠性及耐湿性。
并且，根据本变形例，由于形成有覆盖从开口部131来看位于芯片区域102一侧的第一钝化膜109端部的盖层126，因此能够防止因切割晶片时的冲击所产生的应力集中在芯片区域102内的第一钝化膜109的开口部131一侧的侧面。从而，能够更确实地防止芯片区域102内的第一钝化膜109脱落的现象。并且，在本变形例中，由于密封环104被第一钝化膜109覆盖着，因此即使盖层126因切割晶片时的冲击和应力等而产生脱落，也没有关系。
另外，在本变形例中，由于密封环104(具体地说，密封布线114及124)被钝化膜109覆盖着，因此没有在密封环104产生腐蚀的现象。
并且，在本变形例中，当在开口部131的层间绝缘膜107的露出部分形成有槽时，由于能够遮断切割晶片时从芯片区域102外侧朝向芯片区域102内部的冲击和应力等的传播路径，因此能够更确实地防止半导体装置的可靠性及耐湿性的下降。
(第一实施例的第二变形例)
以下，参照附图对本发明的第一实施例的第二变形例所涉及的半导体装置及其制造方法加以说明。
图8表示本变形例所涉及的半导体装置(具体地说，切割后的芯片)端部(包括位于图1所示的芯片区域102的周缘部的密封环104的半导体装置端部)的剖面结构。另外，图8为图2(a)的A-A’线的剖面图。并且，在图8中，由于对与图3所示的第一实施例所涉及的半导体装置相同的构成要素标注相同的符号，因此对其说明加以省略。
本变形例与第一实施例的不同之处在于：如图8所示，除了形成有与密封环104连接的盖层125之外，还形成有覆盖从开口部131来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第一钝化膜109端部的盖层136。并且，在本变形例中，如图8所示，从开口部131来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第一钝化膜109除了被盖层136覆盖之外，还被位于同一侧的第二钝化膜150覆盖。
另外，在本变形例中，也与第一实施例一样，如图8所示，第二层间绝缘膜107的表面露出开口部131，在第一钝化膜109上形成有在其开口部131上具有开口部161的第二钝化膜150。
以下，对用以制造具有图8所示的结构的本变形例的半导体装置的方法加以说明。另外，下述各工序一般是在切割前的晶片状态下进行的。
首先，在进行图4(a)～图5(b)所示的第一实施例的各工序之后，例如，利用溅射法在包括开口部131的整个第一钝化膜109上沉积例如铝(Al)膜，接着，利用光刻法及干蚀刻法将该铝膜图案化为规定的形状。具体地说，除去在位于密封布线124上的开口部131及其附近、和从开口部131来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第一钝化膜109的端部及其附近之外的其它区域中所形成的不要的铝膜。藉此方法，如图8所示，在位于密封布线124上的开口部131形成与密封布线124连接的盖层125，同时形成覆盖从开口部131来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第一钝化膜109端部的盖层136。另外，将盖层125形成为覆盖密封环104的最上部、和从开口部131来看位于芯片区域102一侧的第一钝化膜109的端部。并且，此时，在芯片区域102的衬垫形成区域中，如图2(b)所示，在设置在第一钝化膜109的开口形成有与布线64连接的衬垫90，同时，在芯片区域102的最上层布线形成区域中，如图2(c)所示，在设置在第一钝化膜109的开口形成有与布线74连接的最上层布线75。即，在本变形例中，在芯片区域102的布线·衬垫形成工序中同时形成盖层125及136。这样一来，能够在不追加新的盖层形成工序的情况下，形成盖层125及136。
然后，如图8所示，在包括开口部131的第一钝化膜109上、和盖层125及136上，即整个基板101上沉积成为盖层125及136、衬垫90(参照图2(b))及最上层布线75(参照图2(c))的保护膜的第二钝化膜150。例如，将SiN膜的单层结构用作第二钝化膜150。接着，利用光刻法及干蚀刻法，在位于第一钝化膜109的开口部131上及盖层125上的第二钝化膜150形成开口部161。不过，在本变形例中，以从开口部131来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第一钝化膜109不仅被盖层136覆盖，还被位于同一侧的第二钝化膜150覆盖的方式来形成开口部161。这里，第二钝化膜150的开口部161与第一钝化膜109的开口部131成为一体，构成连续围绕芯片区域102的槽。并且，此时，在芯片区域102的衬垫形成区域中，如图2(b)所示，在位于衬垫90上的第二钝化膜150设置有开口，而在芯片区域102的最上层布线形成区域中，如图2(c)所示，最上层布线75被第二钝化膜150覆盖着。
使用如上所述的本变形例，除了能够获得与第一实施例一样的效果之外，还能够获得下述效果。即，由于从开口部131来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第一钝化膜109的端部、和从开口部161来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第二钝化膜150的端部错开着，因此能够使对于为了覆盖最上层布线75(参照图2(c))而厚度均匀且平滑形成的第二钝化膜150所进行的蚀刻加工较容易。
另外，在本变形例中，当在开口部131的层间绝缘膜107的露出部分形成有槽时，由于能够遮断切割晶片时从芯片区域102外侧朝向芯片区域102内部的冲击和应力等的传播路径，因此能够更确实地防止半导体装置的可靠性及耐湿性的下降。
并且，在本变形例中，将从开口部161来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第二钝化膜150形成为覆盖位于同一侧的第一钝化膜109和盖层136。但是，也可以代替它，既可以使从开口部161来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第二钝化膜150的端部位于例如盖层136上，或者也可以使其位于存在于同一侧的第一钝化膜109上。
(第一实施例的第三变形例)
以下，参照附图对本发明的第一实施例的第三变形例所涉及的半导体装置及其制造方法加以说明。
图9表示本变形例所涉及的半导体装置(具体地说，切割后的芯片)端部(包括位于图1所示的芯片区域102的周缘部的密封环104的半导体装置端部)的剖面结构。另外，图9为图2(a)的A-A’线的剖面图。并且，在图9中，由于对与图3所示的第一实施例所涉及的半导体装置相同的构成要素标注相同的符号，因此对其说明加以省略。
本变形例与第一实施例的不同之处在于：如图9所示，从开口部131来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第一钝化膜109的端部、与从开口部161来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第二钝化膜150的端部错开着。具体地说，如图9所示，从开口部161来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第二钝化膜150的端部，位于处于同一侧的第一钝化膜109的上侧。
另外，在本变形例中，也与第一实施例一样，如图9所示，第二层间绝缘膜107的表面露出开口部131，在第一钝化膜109上形成有在其开口部131上具有开口部161的第二钝化膜150。
以下，对用以制造具有图9所示的结构的本变形例的半导体装置的方法加以说明。另外，下述各工序一般是在切割前的晶片状态下进行的。
首先，在进行图4(a)～图6(a)所示的第一实施例的各工序之后，如图9所示，在包括开口部131的第一钝化膜109上及盖层125上即在整个基板101上沉积成为盖层125、衬垫90(参照图2(b))和最上层布线75(参照图2(c))的保护膜的第二钝化膜150。例如，将SiN膜的单层结构用作第二钝化膜150。接着，利用光刻法及干蚀刻法，在位于第一钝化膜109的开口部131上及盖层125上的第二钝化膜150形成开口部161。不过，在本变形例中，以从开口部161来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第二钝化膜150的端部位于处于同一侧的第一钝化膜109上侧的方式来形成开口部161。这里，第二钝化膜150的开口部161与第一钝化膜109的开口部131成为一体，构成连续围绕芯片区域102的槽。并且，此时，在芯片区域102的衬垫形成区域中，如图2(b)所示，在位于衬垫90上的第二钝化膜150设置有开口，而在芯片区域102的最上层布线形成区域中，如图2(c)所示，最上层布线75被第二钝化膜150覆盖着。
使用如上所述的本变形例，除了能够获得与第一实施例一样的效果之外，还能够获得下述效果。即，由于从开口部131来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第一钝化膜109的端部、和从开口部161来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第二钝化膜150的端部错开着，因此能够使对于为了覆盖最上层布线75(参照图2(c))而厚度均匀且平滑形成的第二钝化膜150所进行的蚀刻加工较容易。
另外，在本变形例中，当在开口部131的层间绝缘膜107的露出部分形成有槽时，由于能够遮断切割晶片时从芯片区域102外侧朝向芯片区域102内部的冲击和应力等的传播路径，因此能够更确实地防止半导体装置的可靠性及耐湿性的下降。
(第一实施例的第四变形例)
以下，参照附图对本发明的第一实施例的第四变形例所涉及的半导体装置及其制造方法加以说明。
图10表示本变形例所涉及的半导体装置(具体地说，切割后的芯片)端部(包括位于图1所示的芯片区域102的周缘部的密封环104的半导体装置端部)的剖面结构。另外，图10为图2(a)的A-A’线的剖面图。并且，在图10中，由于对与图3所示的第一实施例所涉及的半导体装置相同的构成要素标注相同的符号，因此对其说明加以省略。
本变形例与第一实施例的不同之处在于：如图10所示，从开口部131来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第一钝化膜109的端部、与从开口部161来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第二钝化膜150的端部错开着。具体地说，从开口部131来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第一钝化膜109的端部，位于处于同一侧的第二钝化膜150的下侧。换句话说，从开口部131来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第一钝化膜109被位于同一侧的第二钝化膜150覆盖着。
另外，在本变形例中，也与第一实施例一样，如图10所示，第二层间绝缘膜107的表面露出开口部131，在第一钝化膜109上形成有在其开口部131上具有开口部161的第二钝化膜150。
以下，对用以制造具有图10所示的结构的本变形例的半导体装置的方法加以说明。另外，下述各工序一般是在切割前的晶片状态下进行的。
首先，在进行了图4(a)～图6(a)所示的第一实施例的各工序之后，如图10所示，在包括开口部131的第一钝化膜109上及盖层125上即在整个基板101上沉积成为盖层125、衬垫90(参照图2(b))和最上层布线75(参照图2(c))的保护膜的第二钝化膜150。例如，将SiN膜的单层结构用作第二钝化膜150。接着，利用光刻法及干蚀刻法，在位于第一钝化膜109的开口部131上及盖层125上的第二钝化膜150形成开口部161。不过，在本变形例中，以从开口部131来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第一钝化膜109的端部，被位于同一侧的第二钝化膜150覆盖的方式来形成开口部161。这里，第二钝化膜150的开口部161与第一钝化膜109的开口部131成为一体，构成连续围绕芯片区域102的槽。并且，此时，在芯片区域102的衬垫形成区域中，如图2(b)所示，在位于衬垫90上的第二钝化膜150设置有开口，而在芯片区域102的最上层布线形成区域中，如图2(c)所示，最上层布线75被第二钝化膜150覆盖着。
使用如上所述的本变形例，除了能够获得与第一实施例一样的效果之外，还能够获得下述效果。即，由于从开口部131来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第一钝化膜109的端部、和从开口部161来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第二钝化膜150的端部错开着，因此能够使对于为了覆盖最上层布线75(参照图2(c))等而厚度均匀且平滑形成的第二钝化膜150所进行的蚀刻加工较容易。
另外，在本变形例中，当在开口部131的层间绝缘膜107的露出部分形成有槽时，由于能够遮断切割晶片时从芯片区域102外侧朝向芯片区域102内部的冲击和应力等的传播路径，因此能够更确实地防止半导体装置的可靠性及耐湿性的下降。
(第二实施例)
以下，参照附图对本发明的第二实施例所涉及的半导体装置及其制造方法加以说明。
图11表示第二实施例所涉及的半导体装置(具体地说，切割后的芯片)端部(包括位于图1所示的芯片区域102的周缘部的密封环104的半导体装置端部)的剖面结构。另外，图11为图2(a)的A-A’线的剖面图。并且，在图11中，由于对与图3所示的第一实施例所涉及的半导体装置相同的构成要素标注相同的符号，因此对其说明加以省略。
本实施例与第一实施例的不同之处在于：如图11所示，第一钝化膜109除了具有从芯片区域102来看位于密封环104外侧的开口部131之外，还具有位于密封环104的最上部即第二密封布线124上的开口部132，在该开口部132形成有与密封环104(具体地说，密封布线124)连接的盖层127。
另外，在本实施例中，也与第一实施例一样，如图11所示，第二层间绝缘膜107的表面露出开口部131，在第一钝化膜109上形成有在其开口部131上及盖层127上具有开口部161的第二钝化膜150。
并且，在本实施例中，如图11所示，在开口部131的第二层间绝缘膜107的露出部分形成有槽。
以下，参照图12(a)、图12(b)及图13(a)、图13(b)的工序剖面图，对用以制造具有图11所示的结构的本实施例的半导体装置的方法加以说明。另外，下述各工序一般是在切割前的晶片状态下进行的。
首先，在进行了图4(a)～图5(a)所示的第一实施例的各工序之后，如图12(a)所示，在最上层的层间绝缘膜即第二层间绝缘膜107上沉积成为第二密封布线114及124、和布线64及74(参照图2(b)及图2(c))的保护膜的第一钝化膜109。例如，将SiN膜的单层结构、或者TEOS膜(下层)与SiN膜(上层)的叠层结构用作第一钝化膜109。接着，利用光刻法及干蚀刻法，在第一钝化膜109形成从芯片区域102来看位于密封环104外侧的开口部131、和仅位于密封环104的第二密封布线124上的开口部132。此时，通过调整对第一钝化膜109进行蚀刻时的条件，对露出开口部131(在本实施例中，位于切割区域103)的第二层间绝缘膜107进行蚀刻，来形成槽。另外，开口部131与密封环104(具体地说，第二密封布线124)分开，第一钝化膜109的一部分介于开口部131与开口部132之间，开口部131及132具有连续围绕芯片区域102的槽状。
然后，例如，利用溅射法在包括开口部131及132的整个第一钝化膜109上沉积例如铝(Al)膜，接着，利用光刻法及干蚀刻法将该铝膜图案化为规定的形状。具体地说，除去在第二密封布线124上的开口部132及其附近之外的其它区域中所形成的不要的铝膜。这样一来，如图12(b)所示，在第二密封布线124上的开口部132形成有与第二密封布线124连接的盖层127。即，在密封环形成区域即芯片区域102的周缘部，由第一钝化膜109覆盖密封环104的最上部中的芯片区域102内部一侧的第二密封布线114，由第一钝化膜109和盖层127覆盖密封环104的最上部中的切割区域103一侧的第二密封布线124。并且，此时，在芯片区域102的衬垫形成区域中，如图2(b)所示，在设置在第一钝化膜109的开口形成有与布线64连接的衬垫90，同时，在芯片区域102的最上层布线形成区域中，如图2(c)所示，在设置在第一钝化膜109的开口形成有与布线74连接的最上层布线75。即，在本实施例中，在芯片区域102的布线·衬垫形成工序中同时形成与密封环104的最上部即第二密封布线124连接的盖层127。因此，能够在不追加新的盖层形成工序的情况下，形成与密封环104的最上部即第二密封布线124连接的盖层127。
然后，如图13(a)所示，在包括开口部131的第一钝化膜109上及盖层127上即在整个基板101上沉积成为盖层127、衬垫90(参照图2(b))和最上层布线75(参照图2(c))的保护膜的第二钝化膜150。例如，将SiN膜的单层结构用作第二钝化膜150。接着，如图13(b)所示，利用光刻法及干蚀刻法，在位于第一钝化膜109的开口部131上到盖层127上的第二钝化膜150形成开口部161。这里，第二钝化膜150的开口部161与第一钝化膜109的开口部131成为一体，构成连续围绕芯片区域102的槽。并且，此时，在芯片区域102的衬垫形成区域中，如图2(b)所示，在位于衬垫90上的第二钝化膜150设置有开口，而在芯片区域102的最上层布线形成区域中，如图2(c)所示，最上层布线75被第二钝化膜150覆盖着。
如上所述，根据本实施例，由于钝化膜109及150在密封环104外侧(芯片区域102的周缘部附近)被开口部131及161分开，因此即使因切割晶片时的冲击造成在芯片区域102外侧(即，切割区域103)的钝化膜109及150产生脱落，也能够防止该脱落延续到芯片区域102内侧的钝化膜109及150。并且，由于为底层的第二层间绝缘膜107处于在芯片区域102的内外将钝化膜109及150分开的开口部131及161中露出的状态，因此与将盖层等埋入整个该开口部131及161的结构相比，能够更确实地防止钝化膜109及150在芯片区域102外侧(即，切割区域103)所受到的冲击经由该钝化膜109及150而传播到芯片区域102内部的现象。这样一来，由于能够通过防止将晶片分割成单个芯片时所产生的碎片和破裂等传播到芯片区域102内，来防止水分和可动离子等污染物质从芯片表面侵入到装置内部，因此能够提高半导体装置的可靠性及耐湿性。
并且，根据本实施例，在位于密封环104的第二密封布线124上的第一钝化膜109设置有开口部132，在开口部132形成有与第二密封布线124连接的盖层127。这样一来，由于能够用具有韧性及延展性的盖层127及密封环104来阻止切割晶片时从芯片区域102外侧(即，切割区域103)朝向芯片区域102内部的冲击和应力等，因此能够通过更确实地防止芯片区域102内的钝化膜109及150脱落的现象，来进一步提高半导体装置的可靠性及耐湿性。
并且，根据本实施例，在第二层间绝缘膜107形成有槽，该第二层间绝缘膜107在设置在位于密封环104外侧的第一钝化膜109的开口部131中露出。换句话说，该槽的底面位于较软的第二层间绝缘膜107中。这样一来，能够遮断切割晶片时从芯片区域102外侧(即，切割区域103)朝向芯片区域102内部的冲击和应力等的传播路径。结果是能够通过抑制切割晶片时在钝化膜109及150产生裂纹等，来防止芯片区域102内部的钝化膜109及150的脱落。从而，能够更确实地防止半导体装置的可靠性及耐湿性的下降。
另外，在本实施例中，设置在钝化膜109的开口部131并不一定要形成在切割区域103中的切割剩余部分之上，也可以形成在密封环104外侧的芯片区域102的端部之上。并且，也可以通过不在晶片状态下的切割区域103形成钝化膜109来设置开口部131。
并且，在本实施例中，由于密封环104(具体地说，第二密封布线114及124)被钝化膜109及盖层127覆盖着，因此没有在密封环104产生腐蚀的现象。
并且，在本实施例中，也可以在位于切割区域103的层间绝缘膜105及107中设置布线结构。
并且，在本实施例中，为了确实地保护第二密封布线114及124、和布线64及74，最好使第一钝化膜109的厚度在150nm以上。
并且，在本实施例中，对构成密封环104的各密封布线及各密封柱塞的材料并不作特别限定，也可以使用例如钨(W)、铝(Al)及铜(Cu)中的至少一种。
并且，在本实施例中，虽然对构成与密封环104的第二密封布线124连接的盖层127的材料并不作特别限定，但是若例如由铝(Al)来构成盖层127的话，能够确实地防止密封环104(特别是由铜(Cu)构成的密封环104)腐蚀的现象。
并且，在本实施例中，在开口部131的第二层间绝缘膜107的露出部分形成了槽，也可以代替它，不形成该槽。即，也可以使第一钝化膜109的下表面、与开口部131中的第二层间绝缘膜107的露出部分的表面位于同一高度。
(第二实施例的第一变形例)
以下，参照附图对本发明的第二实施例的第一变形例所涉及的半导体装置及其制造方法加以说明。
图14表示本变形例所涉及的半导体装置(具体地说，切割后的芯片)端部(包括位于图1所示的芯片区域102的周缘部的密封环104的半导体装置端部)的剖面结构。另外，图14为图2(a)的A-A’线的剖面图。并且，在图14中，由于对与图3所示的第一实施例或图11所示的第二实施例所涉及的半导体装置相同的构成要素标注相同的符号，因此对其说明加以省略。
本变形例与图11所示的第二实施例的不同之处在于：如图14所示，在位于开口部131与开口部132之间的第一钝化膜109的开口部131一侧的侧面，形成有由与盖层127的材料相同的材料构成的侧壁隔离物142。另外，在本变形例中，在从开口部131来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第一钝化膜109的开口部131一侧的侧面也形成有侧壁隔离物142。并且，在本变形例中，如图14所示，在开口部131的第二层间绝缘膜107的露出部分形成有槽，侧壁隔离物142的下表面位于比第一钝化膜109的下表面靠下方的位置。
另外，在本变形例中，也与第一及第二实施例一样，如图14所示，第二层间绝缘膜107的表面露出开口部131，在第一钝化膜109上形成有在其开口部131上及盖层127上具有开口部161的第二钝化膜150。
并且，在本变形例中，也与第二实施例一样，如图14所示，第一钝化膜109除了具有从芯片区域102来看位于密封环104外侧的开口部131之外，还具有位于密封环104的第二密封布线124上的开口部132，在该开口部132形成有与第二密封布线124连接的盖层127。
以下，参照图15(a)、图15(b)及图16(a)、图16(b)的工序剖面图，对用以制造具有图14所示的结构的本变形例的半导体装置的方法加以说明。另外，下述各工序一般是在切割前的晶片状态下进行的。
首先，在进行了图4(a)～图5(a)所示的第一实施例的各工序之后，如图15(a)所示，在最上层的层间绝缘膜即第二层间绝缘膜107上沉积成为第二密封布线114及124、和布线64及74(参照图2(b)及图2(c))的保护膜的第一钝化膜109。例如，将SiN膜的单层结构、或者TEOS膜(下层)与SiN膜(上层)的叠层结构用作第一钝化膜109。接着，利用光刻法及干蚀刻法，在第一钝化膜109形成从芯片区域102来看位于密封环104外侧的开口部131、和位于密封环104(具体地说，第二密封布线124)上的开口部132。此时，通过调整对第一钝化膜109进行蚀刻时的条件，对露出于开口部131(在本实施例中，位于切割区域103)的第二层间绝缘膜107进行蚀刻，来形成槽。另外，开口部131与密封环104(具体地说，第二密封布线124)分开，第一钝化膜109的一部分介于开口部131与开口部132之间，开口部131及132具有连续围绕芯片区域102的槽状。
然后，例如，利用溅射法在包括开口部131及132的整个第一钝化膜109上沉积例如铝膜，接着，利用光刻法及干蚀刻法将该铝膜图案化为规定的形状。具体地说，除去在第二密封布线124上的开口部132及其附近之外的其它区域中所形成的不要的铝膜。这样一来，如图15(b)所示，在第二密封布线124上的开口部132形成有与第二密封布线124连接的盖层127。即，在密封环形成区域即芯片区域102的周缘部，由盖层127覆盖在形成在第一钝化膜109中的开口部132内露出的密封环104的最上部(具体地说，第二密封布线124)。这里，在本变形例中，通过调整对成为盖层127的铝(Al)膜进行蚀刻时的条件，来在位于开口部131与开口部132之间的第一钝化膜109中的开口部131一侧的侧面形成由与盖层127的材料相同的材料构成的侧壁隔离物142。此时，在从开口部131来看位于芯片区域102的相反一侧(即，切割区域103一侧)的第一钝化膜109中的开口部131一侧的侧面也形成侧壁隔离物142。并且，此时，在芯片区域102的衬垫形成区域中，如图2(b)所示，在设置在第一钝化膜109的开口中形成与布线64连接的衬垫90，同时，在芯片区域102的最上层布线形成区域中，如图2(c)所示，在设置在第一钝化膜109的开口中形成与布线74连接的最上层布线75。即，在本实施例中，在芯片区域102的布线·衬垫形成工序中同时形成与密封环104的最上部即第二密封布线124连接的盖层127。这样一来，能够在不追加新的盖层形成工序的情况下，形成与密封环104的最上部即第二密封布线124连接的盖层127。
然后，如图16(a)所示，在包括侧壁隔离物142及开口部131的第一钝化膜109上及盖层127上，即整个基板101上沉积成为盖层127、衬垫90(参照图2(b))及最上层布线75(参照图2(c))的保护膜的第二钝化膜150。例如，将SiN膜的单层结构用作第二钝化膜150。接着，如图16(b)所示，利用光刻法及干蚀刻法，在位于第一钝化膜109的开口部131上到盖层127上的第二钝化膜150形成开口部161。这里，第二钝化膜150的开口部161与第一钝化膜109的开口部131成为一体，构成连续围绕芯片区域102的槽。并且，此时，在芯片区域102的衬垫形成区域中，如图2(b)所示，在位于衬垫90上的第二钝化膜150设置有开口，而在芯片区域102的最上层布线形成区域中，如图2(c)所示，最上层布线75被第二钝化膜150覆盖着。
使用如上所述的本变形例，除了能够获得与第二实施例一样的效果之外，还能够获得下述效果。即，在位于开口部131与开口部132之间的第一钝化膜109中的开口部131一侧的侧面，形成有由与盖层127的材料相同的材料构成的侧壁隔离物142。这样一来，由于能够防止因切割晶片时的冲击所产生的应力集中在芯片区域102内的第一钝化膜109中的开口部131一侧的侧面，因此能够更确实地防止芯片区域102内的第一钝化膜109脱落的现象。
另外，在本变形例中，在开口部131的第二层间绝缘膜107的露出部分形成了槽，也可以代替它，不形成该槽。即，也可以使第一钝化膜109的下表面、与开口部131的第二层间绝缘膜107的露出部分的表面位于同一高度。换句话说，也可以使第一钝化膜109的下表面与侧壁隔离物142的下表面位于同一高度。
(第二实施例的第二变形例)
以下，参照附图对本发明的第二实施例的第二变形例所涉及的半导体装置及其制造方法加以说明。
图17表示本变形例所涉及的半导体装置(具体地说，切割后的芯片)端部(包括位于图1所示的芯片区域102的周缘部的密封环104的半导体装置端部)的剖面结构。另外，图17为图2(a)的A-A’线的剖面图。并且，在图17中，由于对与图3所示的第一实施例、图11或图14所示的第二实施例、其第一变形例所涉及的半导体装置相同的构成要素标注相同的符号，因此对其说明加以省略。
本变形例与图14所示的第二实施例的第一变形例的不同之处在于：如图17所示，在被第一钝化膜109的开口部131的侧壁隔离物142围绕的区域中露出的第二层间绝缘膜107形成有槽145。因此，在本变形例中，如图17所示，槽145的底面即第二层间绝缘膜107的露出部分的表面位于比侧壁隔离物142的下表面靠下方的位置。另外，在本变形例中，也与第二实施例的第一变形例一样，如图17所示，侧壁隔离物142的下表面位于比第一钝化膜109的下表面靠下方的位置。
即，具有图17所示的结构的本变形例的半导体装置是通过在第二实施例的第一变形例的图15(a)所示的工序中，调整对第一钝化膜109进行蚀刻时的条件，对在开口部131中露出的第二层间绝缘膜107进行蚀刻来形成槽的，通过在第二实施例的第一变形例的图16(b)所示的工序中，调整对第二钝化膜150进行蚀刻时的条件，对在开口部131的被侧壁隔离物142围绕的区域中露出的第二层间绝缘膜107进一步进行蚀刻来形成槽145的。这里，第二钝化膜150的开口部161、第一钝化膜109的开口部131和第二层间绝缘膜107的槽145成为一体，构成连续围绕芯片区域102的槽。
另外，在本变形例中，也与第一及第二实施例一样，如图17所示，第二层间绝缘膜107的表面露出开口部131，在第一钝化膜109上形成有在其开口部131上及盖层127上具有开口部161的第二钝化膜150。
并且，在本变形例中，也与第二实施例一样，如图17所示，第一钝化膜109除了具有从芯片区域102来看位于密封环104外侧的开口部131之外，还具有位于密封环104的第二密封布线124上的开口部132，在该开口部132形成有与密封环104(具体地说，密封布线124)连接的盖层127。
使用上述本变形例，除了能够获得与第二实施例或其第一变形例一样的效果之外，还能够获得下述效果。即，在第一钝化膜109的开口部131的被侧壁隔离物142围绕的区域中露出的第二层间绝缘膜107形成有槽145。换句话说，槽145的底面位于较软的第二层间绝缘膜107中。因此，能够遮断切割晶片时从芯片区域102外侧(即，切割区域103)朝向芯片区域102内部的冲击和应力等的传播路径。从而，能够通过抑制切割晶片时在钝化膜109及150产生裂纹等，来防止芯片区域102内部的钝化膜109及150的脱落。因此，能够更确实地防止半导体装置的可靠性及耐湿性的下降。
另外，在本变形例中，是通过在第二实施例的第一变形例的图15(a)所示的工序中，调整对第一钝化膜109进行蚀刻时的条件，对在开口部131中露出的第二层间绝缘膜107进行蚀刻来形成槽的，也可以代替它，不在该工序中形成槽。即，也可以使第一钝化膜109的下表面与侧壁隔离物142的下表面位于同一高度。
(第三实施例)
以下，参照附图对本发明的第三实施例所涉及的半导体装置及其制造方法加以说明。
图18表示第三实施例所涉及的半导体装置(具体地说，切割后的芯片)端部(包括位于图1所示的芯片区域102的周缘部的密封环104的半导体装置端部)的剖面结构。另外，图18为图2(a)的A-A’线的剖面图。并且，在图18中，由于对与图3所示的第一实施例所涉及的半导体装置相同的构成要素标注相同的符号，因此对其说明加以省略。
本实施例与第一实施例的不同之处在于：如图18所示，第一钝化膜109除了具有从芯片区域102来看位于密封环104外侧的开口部131之外，还具有位于密封环104的第二密封布线124上的开口部132，在该开口部132形成有与密封环104(具体地说，密封布线124)连接的盖层127。
另外，在本实施例中，也与第一实施例一样，如图18所示，第二层间绝缘膜107的表面露出开口部131，在第一钝化膜109上形成有在其开口部131上及盖层127上具有开口部161的第二钝化膜150。
并且，在本实施例中，如图18所示，在开口部131的第二层间绝缘膜107的露出部分形成有槽145。
以下，参照图19(a)、图19(b)及图20(a)、图20(b)的工序剖面图，对用以制造具有图18所示的结构的本实施例的半导体装置的方法加以说明。另外，下述各工序一般是在切割前的晶片状态下进行的。
首先，在进行了图4(a)～图5(a)所示的第一实施例的各工序之后，如图19(a)所示，在最上层的层间绝缘膜即第二层间绝缘膜107上沉积成为第二密封布线114及124、和布线64及74(参照图2(b)及图2(c))的保护膜的第一钝化膜109。例如，将SiN膜的单层结构、或者TEOS膜(下层)与SiN膜(上层)的叠层结构用作第一钝化膜109。接着，利用光刻法及干蚀刻法，在第一钝化膜109中仅形成位于密封环104的第二密封布线124上的开口部132。换句话说，此时，不形成从芯片区域102来看位于密封环104外侧的开口部131。另外，开口部132具有连续围绕芯片区域102的槽状。
然后，例如，利用溅射法在包括开口部132的整个第一钝化膜109上沉积例如铝(Al)膜，接着，利用光刻法及干蚀刻法将该铝膜图案化为规定的形状。具体地说，除去在第二密封布线124上的开口部132及其附近之外的其它区域中所形成的不要的铝膜。这样一来，如图19(b)所示，在第二密封布线124上的开口部132形成有与第二密封布线124连接的盖层127。即，在密封环形成区域即芯片区域102的周缘部，由盖层127覆盖在设置在第一钝化膜109中的开口部132内露出的密封环104的最上部(具体地说，第二密封布线124)。并且，此时，在芯片区域102的衬垫形成区域中，如图2(b)所示，在设置在第一钝化膜109的开口形成有与布线64连接的衬垫90，同时，在芯片区域102的最上层布线形成区域中，如图2(c)所示，在设置在第一钝化膜109的开口形成有与布线74连接的最上层布线75。即，在本实施例中，在芯片区域102的布线·衬垫形成工序中同时形成与密封环104的最上部即第二密封布线124连接的盖层127。因此，能够在不追加新的盖层形成工序的情况下，形成与密封环104的最上部即第二密封布线124连接的盖层127。
然后，如图20(a)所示，在第一钝化膜109上及盖层127上，即在整个基板101上沉积成为盖层127、衬垫90(参照图2(b))和最上层布线75(参照图2(c))的保护膜的第二钝化膜150。例如，将SiN膜的单层结构用作第二钝化膜150。接着，如图20(b)所示，利用光刻法及干蚀刻法，在从芯片区域102来看位于密封环104外侧到盖层127上的第二钝化膜150中形成开口部161。此时，通过调整对第二钝化膜150进行蚀刻时的条件，来对从芯片区域102来看位于密封环104外侧(没有形成盖层127的开口部161的下侧)的第一钝化膜109及第二层间绝缘膜107依次进行蚀刻。因此，在从芯片区域102来看的密封环104的外侧，在第一钝化膜109形成有开口部131，同时，在开口部131的第二层间绝缘膜107的露出部分形成有槽145。这里，第二钝化膜150的开口部161、第一钝化膜109的开口部131和第二层间绝缘膜107的槽145成为一体，构成连续围绕芯片区域102的槽。并且，此时，在芯片区域102的衬垫形成区域中，如图2(b)所示，在位于衬垫90上的第二钝化膜150设置有开口，而在芯片区域102的最上层布线形成区域中，如图2(c)所示，最上层布线75被第二钝化膜150覆盖着。
如上所述，根据本实施例，由于钝化膜109及150在密封环104外侧(芯片区域102的周缘部附近)被开口部131及161分开，因此即使因切割晶片时的冲击而造成在芯片区域102外侧(即，切割区域103)的钝化膜109及150产生脱落，也能够防止该脱落延续到芯片区域102内侧的钝化膜109及150。并且，由于为底层的第二层间绝缘膜107处于在芯片区域102的内外将钝化膜109及150分开的开口部131及161中露出的状态，因此与将盖层等埋入整个该开口部131及161的结构相比，能够更确实地防止钝化膜109及150在芯片区域102外侧(即，切割区域103)所受到的冲击经由该钝化膜109及150而传播到芯片区域102内部的现象。这样一来，由于能够通过防止将晶片分割成单个芯片时所产生的碎片和破裂等传播到芯片区域102内，来防止水分和可动离子等污染物质从芯片表面侵入到装置内部，因此能够提高半导体装置的可靠性及耐湿性。
并且，根据本实施例，在位于密封环104上的第一钝化膜109设置有开口部132，在开口部132形成有与密封环104连接的盖层127。这样一来，由于能够用具有韧性及延展性的盖层127及密封环104来阻止切割晶片时从芯片区域102外侧(即，切割区域103)朝向芯片区域102内部的冲击和应力等，因此能够通过更确实地防止芯片区域102内的钝化膜109及150的脱落，来进一步提高半导体装置的可靠性及耐湿性。
并且，根据本实施例，在第二层间绝缘膜107形成有槽145，该第二层间绝缘膜107在设置在位于密封环104外侧的第一钝化膜109的开口部131中露出。换句话说，该槽145的底面位于较软的第二层间绝缘膜107中。这样一来，能够遮断切割晶片时从芯片区域102外侧(即，切割区域103)朝向芯片区域102内部的冲击和应力等的传播路径。结果是能够通过抑制切割晶片时在钝化膜109及150产生裂纹等，来防止芯片区域102内部的钝化膜109及150的脱落。故而，能够更确实地防止半导体装置的可靠性及耐湿性的下降。
另外，在本实施例中，设置在钝化膜109中的开口部131并不一定要形成在密封环104外侧的芯片区域102的端部之上，也可以形成在切割区域103中的切割剩余部分之上。并且，也可以通过在晶片状态下的切割区域103中不形成钝化膜109来设置开口部131。
并且，在本实施例中，由于密封环104(具体地说，第二密封布线114及124)被钝化膜109及盖层127覆盖着，因此没有在密封环104产生腐蚀的现象。
并且，在本实施例中，也可以在位于切割区域103的层间绝缘膜105及107中设置布线结构。
并且，在本实施例中，为了确实地保护第二密封布线114及124、和布线64及74，最好使第一钝化膜109的厚度在150nm以上。
并且，在本实施例中，对构成密封环104的各密封布线及各密封柱塞的材料并不作特别限定，也可以使用例如钨(W)、铝(Al)及铜(Cu)中的至少一种。
并且，在本实施例中，虽然对构成与密封环104连接的盖层127的材料并不作特别限定，但是若由铝(Al)来构成盖层127的话，能够确实地防止密封环104(特别是由铜(Cu)构成的密封环104)腐蚀的现象。
并且，在本实施例中，在开口部131的第二层间绝缘膜107的露出部分中形成有槽145，也可以代替它，不形成槽145。即，也可以使第一钝化膜109的下表面与开口部131的第二层间绝缘膜107的露出部分的表面位于同一高度。
(第三实施例的变形例)
以下，参照附图对本发明的第三实施例的变形例所涉及的半导体装置及其制造方法加以说明。
图21表示本变形例所涉及的半导体装置(具体地说，切割后的芯片)端部(包括位于图1所示的芯片区域102的周缘部的密封环104的半导体装置端部)的剖面结构。另外，图21为图2(a)的A-A’线的剖面图。并且，在图21中，由于对与图3所示的第一实施例或图18所示的第三实施例所涉及的半导体装置相同的构成要素标注相同的符号，因此对其说明加以省略。
本变形例与图18所示的第三实施例的不同之处在于：即，在第三实施例中，如图18所示，在从芯片区域102来看位于密封环104外侧的第一钝化膜109形成有开口部131。而在本变形例中，如图21所示，没有形成开口部131，从芯片区域102来看位于密封环104外侧的第一钝化膜109被薄膜化，该薄膜化部分133露出在外。
即，具有图21所示的结构的本变形例的半导体装置是通过在第三实施例的图20(b)所示的工序中，调整对第二钝化膜150进行蚀刻时的条件，对从芯片区域102来看位于密封环104外侧的(没有形成盖层127的开口部161的下侧)第一钝化膜109蚀刻到中途，来形成薄膜化部分133的。这里，第二钝化膜150的开口部161和第一钝化膜109的薄膜化部分133成为一体，构成连续围绕芯片区域102的槽。
如上所述，根据本变形例，钝化膜150在密封环104外侧(芯片区域102的周缘部附近)被开口部161分开，同时，在密封环104的外侧(芯片区域102的周缘部附近)，即在开口部161的下侧，钝化膜109被薄膜化。这样一来，由于即使因切割晶片时的冲击而造成在芯片区域102外侧的钝化膜109及150产生脱落，也能够使该脱落在钝化膜109的薄膜化部分133停止，因此能够防止该脱落延续到芯片区域102内侧的钝化膜109及150。并且，能够通过使钝化膜109在密封环104的外侧薄膜化，来用该薄膜化部分133遮断冲击和应力等的传播，其中，该钝化膜109是切割晶片时从芯片区域102外侧朝向芯片区域102内部的冲击和应力等的传播路径。这样一来，由于能够通过防止将晶片分割成单个芯片时所产生的碎片和破裂等传播到芯片区域102内，来防止水分和可动离子等污染物质从芯片表面侵入到装置内部的，因此能够提高半导体装置的可靠性及耐湿性。
并且，根据本变形例，在位于密封环104上的第一钝化膜109设置有开口部132，在开口部132形成有与密封环104连接的盖层127。这样一来，由于能够用具有韧性及延展性的盖层127及密封环104来阻止切割晶片时从芯片区域102外侧朝向芯片区域102内部的冲击和应力等，因此能够通过更确实地防止芯片区域102内的钝化膜109及150的脱落，来进一步提高半导体装置的可靠性及耐湿性。
另外，在本变形例中，设置在钝化膜109的薄膜化部分133并不一定要形成在密封环104外侧的芯片区域102的端部之上，还可以形成在切割区域103中的切割剩余部分之上。
(工业上的利用可能性)
如上所述，本发明涉及具有围绕芯片区域形成的密封环的半导体装置及其制造方法，使用本发明，能够获得可防止将晶片分割为单个芯片时在芯片(半导体装置)侧面所产生的碎片和破裂等传播到芯片区域内的效果，非常有用。
Claims (27)
1、一种半导体装置，其特征在于：
包括：形成在基板上的层间绝缘膜，
形成在位于上述基板的芯片区域的上述层间绝缘膜中的布线，
形成在位于上述芯片区域的周缘部的上述层间绝缘膜中且连续围绕上述芯片区域的密封环，以及
形成在设置有上述布线和上述密封环的上述层间绝缘膜上的第一保护膜；
在从上述芯片区域来看位于上述密封环外侧的上述第一保护膜中设置有第一开口部，上述层间绝缘膜在该第一开口部中露出。
2、根据权利要求1所述的半导体装置，其特征在于：
在上述层间绝缘膜的露出部分中形成有槽。
3、根据权利要求1所述的半导体装置，其特征在于：
上述第一开口部被设置到上述密封环上，在位于上述密封环上的上述第一开口部形成有与上述密封环连接在一起的盖层。
4、根据权利要求3所述的半导体装置，其特征在于：
上述盖层与上述层间绝缘膜的露出部分相互邻接。
5、根据权利要求1所述的半导体装置，其特征在于：
在位于上述密封环上的上述第一保护膜中设置有第二开口部，在上述第二开口部形成有与上述密封环连接在一起的盖层。
6、根据权利要求5所述的半导体装置，其特征在于：
在位于上述第一开口部与上述第二开口部之间的上述第一保护膜的上述第一开口部一侧的侧面，形成有由与上述盖层的材料相同的材料构成的侧壁隔离物。
7、根据权利要求6所述的半导体装置，其特征在于：
上述侧壁隔离物的下表面位于比上述第一保护膜的下表面靠下方的位置。
8、根据权利要求6所述的半导体装置，其特征在于：
上述层间绝缘膜的露出部分的表面位于比上述侧壁隔离物的下表面靠下方的位置。
9、根据权利要求1所述的半导体装置，其特征在于：
形成有覆盖从上述第一开口部来看位于上述芯片区域一侧的上述第一保护膜的端部的盖层。
10、根据权利要求9所述的半导体装置，其特征在于：
形成有覆盖从上述第一开口部来看位于上述芯片区域的相反一侧的上述第一保护膜的端部的其它盖层。
11、根据权利要求1所述的半导体装置，其特征在于：
在位于上述布线上的上述第一保护膜中设置有衬垫用开口部，在该衬垫用开口部形成有与上述布线连接在一起的衬垫。
12、根据权利要求1所述的半导体装置，其特征在于：
在位于上述布线上的上述第一保护膜中设置有最上层布线用开口部，在该最上层布线用开口部形成有与上述布线连接在一起的最上层布线。
13、根据权利要求12所述的半导体装置，其特征在于：
在上述第一保护膜上形成有覆盖上述最上层布线的第二保护膜，
在位于上述第一开口部上的上述第二保护膜中设置有第三开口部。
14、根据权利要求13所述的半导体装置，其特征在于：
从上述第一开口部来看位于上述芯片区域的相反一侧的上述第一保护膜的端部、与从上述第三开口部来看位于上述芯片区域的相反一侧的上述第二保护膜的端部错开着。
15、根据权利要求14所述的半导体装置，其特征在于：
从上述第三开口部来看位于上述芯片区域的相反一侧的上述第二保护膜的端部，位于从上述第一开口部来看位于上述芯片区域的相反一侧的上述第一保护膜的上侧。
16、根据权利要求14所述的半导体装置，其特征在于：
从上述第一开口部来看位于上述芯片区域的相反一侧的上述第一保护膜的端部，位于从上述第三开口部来看位于上述芯片区域的相反一侧的上述第二保护膜的下侧。
17、一种半导体装置，其特征在于：
包括：形成在基板上的层间绝缘膜，
形成在位于上述基板的芯片区域的上述层间绝缘膜中的布线，
形成在位于上述芯片区域的周缘部的上述层间绝缘膜中且连续围绕上述芯片区域的密封环，以及
形成在设置有上述布线和上述密封环的上述层间绝缘膜上的第一保护膜；
从上述芯片区域来看位于上述密封环外侧的上述第一保护膜被薄膜化，且该薄膜化部分露出在外。
18、根据权利要求1～17中的任意一项所述的半导体装置，其特征在于：
上述第一保护膜的厚度为150nm以上。
19、一种半导体装置的制造方法，其特征在于：
包括：在基板上形成层间绝缘膜的工序a；
在位于上述基板的芯片区域的上述层间绝缘膜中形成布线，且在位于上述芯片区域的周缘部的上述层间绝缘膜中形成连续围绕上述芯片区域的密封环的工序b；
在设置有上述布线和上述密封环的上述层间绝缘膜上形成第一保护膜的工序c；以及
在从上述芯片区域来看位于上述密封环外侧的第一保护膜中形成第一开口部，让上述层间绝缘膜在该第一开口部中露出的工序d。
20、根据权利要求19所述的半导体装置的制造方法，其特征在于：
上述工序d包括在上述层间绝缘膜的露出部分中形成槽的工序。
21、根据权利要求19所述的半导体装置的制造方法，其特征在于：
上述工序d包括将上述第一开口部形成到上述密封环上的工序；
在上述工序d之后，还包括在位于上述密封环上的上述第一开口部形成与上述密封环连接在一起的盖层的工序e。
22、根据权利要求19所述的半导体装置的制造方法，其特征在于：
上述工序d包括在位于上述密封环上的上述第一保护膜中形成第二开口部的工序；
在上述工序d之后，还包括在上述第二开口部形成与上述密封环连接在一起的盖层的工序e。
23、根据权利要求22所述的半导体装置的制造方法，其特征在于：
上述工序e包括在位于上述第一开口部与上述第二开口部之间的上述第一保护膜的上述第一开口部一侧的侧面，形成由与上述盖层的材料相同的材料构成的侧壁隔离物的工序。
24、根据权利要求21～23中的任意一项所述的半导体装置的制造方法，其特征在于：
在上述工序e之后，包括在上述第一保护膜上形成第二保护膜的工序f、和在位于上述第一开口部上的上述第二保护膜中形成第三开口部的工序g。
25、根据权利要求24所述的半导体装置的制造方法，其特征在于：
上述工序g包括在上述层间绝缘膜的露出部分形成槽的工序。
26、根据权利要求19或20所述的半导体装置的制造方法，其特征在于：
在上述工序c与上述工序d之间，还包括在位于上述密封环上的上述第一保护膜中形成第二开口部之后，再在上述第二开口部形成与上述密封环连接在一起的盖层，接着，在上述第一保护膜上形成第二保护膜的工序；
上述工序d包括在从上述芯片区域来看位于上述密封环外侧的上述第二保护膜中形成第三开口部之后，再在位于该第三开口部下侧的上述第一保护膜中形成上述第一开口部的工序。
27、一种半导体装置的制造方法，其特征在于：
包括：在基板上形成层间绝缘膜的工序；
在位于上述基板的芯片区域的上述层间绝缘膜中形成布线，且在位于上述芯片区域的周缘部的上述层间绝缘膜中形成连续围绕上述芯片区域的密封环的工序；
在设置有上述布线和上述密封环的上述层间绝缘膜上形成第一保护膜的工序；以及
将从上述芯片区域来看位于上述密封环外侧的上述第一保护膜薄膜化的工序。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007-110777 | 2007-04-19 | ||
| JP2007110777A JP5448304B2 (ja) | 2007-04-19 | 2007-04-19 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110302929.6A Division CN102324419B (zh) | 2007-04-19 | 2008-03-12 | 半导体装置及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101290912A true CN101290912A (zh) | 2008-10-22 |
| CN101290912B CN101290912B (zh) | 2011-12-07 |
Family
ID=39871363
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200810083557.0A Active CN101290912B (zh) | 2007-04-19 | 2008-03-12 | 半导体装置及其制造方法 |
| CN201110302929.6A Active CN102324419B (zh) | 2007-04-19 | 2008-03-12 | 半导体装置及其制造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110302929.6A Active CN102324419B (zh) | 2007-04-19 | 2008-03-12 | 半导体装置及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8164163B2 (zh) |
| JP (1) | JP5448304B2 (zh) |
| CN (2) | CN101290912B (zh) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102171821A (zh) * | 2011-04-19 | 2011-08-31 | 华为技术有限公司 | 焊盘的防水结构、防水焊盘和形成该防水结构的方法 |
| CN102376683A (zh) * | 2010-08-13 | 2012-03-14 | 台湾积体电路制造股份有限公司 | 带有金属焊盘的密封圈结构 |
| CN101771019B (zh) * | 2009-01-07 | 2013-09-18 | 台湾积体电路制造股份有限公司 | 管芯,堆叠式结构和系统 |
| CN103578919A (zh) * | 2012-07-26 | 2014-02-12 | 无锡华润上华科技有限公司 | 一种mos器件的钝化层形成方法以及一种mos器件 |
| CN104218005B (zh) * | 2013-06-05 | 2017-08-25 | 中芯国际集成电路制造(上海)有限公司 | 芯片密封圈及包括该密封圈的芯片 |
| CN107634074A (zh) * | 2017-08-16 | 2018-01-26 | 上海微阱电子科技有限公司 | 防止划片损伤的cmos图像传感器结构及其制作方法 |
| CN108493162A (zh) * | 2017-02-16 | 2018-09-04 | 新加坡商格罗方德半导体私人有限公司 | 用于晶圆级封装的密封环 |
| CN109920772A (zh) * | 2017-12-12 | 2019-06-21 | 中芯国际集成电路制造(上海)有限公司 | 封装结构及其形成方法 |
| CN110034064A (zh) * | 2019-04-10 | 2019-07-19 | 德淮半导体有限公司 | 半导体结构及其形成方法 |
| CN112164693A (zh) * | 2020-09-22 | 2021-01-01 | 长江存储科技有限责任公司 | 三维存储器器件及其制造方法 |
| CN112201622A (zh) * | 2020-09-30 | 2021-01-08 | 长江存储科技有限责任公司 | 一种半导体器件及其制造方法 |
| WO2022198878A1 (zh) * | 2021-03-24 | 2022-09-29 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100995558B1 (ko) | 2007-03-22 | 2010-11-22 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US8022509B2 (en) * | 2008-11-28 | 2011-09-20 | United Microelectronics Corp. | Crack stopping structure and method for fabricating the same |
| JPWO2010086952A1 (ja) * | 2009-01-30 | 2012-07-26 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP4987897B2 (ja) * | 2009-03-23 | 2012-07-25 | 株式会社東芝 | 半導体装置 |
| JP2013033775A (ja) * | 2009-12-03 | 2013-02-14 | Panasonic Corp | 半導体集積回路及びそれを備えた半導体装置、並びに電子機器 |
| WO2012095907A1 (ja) * | 2011-01-14 | 2012-07-19 | パナソニック株式会社 | 半導体装置及びフリップチップ実装品 |
| US9059191B2 (en) * | 2011-10-19 | 2015-06-16 | International Business Machines Corporation | Chamfered corner crackstop for an integrated circuit chip |
| JP5955963B2 (ja) * | 2012-07-19 | 2016-07-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5968711B2 (ja) * | 2012-07-25 | 2016-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP6061726B2 (ja) * | 2013-02-26 | 2017-01-18 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体ウェハ |
| KR20150058778A (ko) * | 2013-11-21 | 2015-05-29 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법, 상기 반도체 장치를 포함하는 반도체 패키지 및 그 제조 방법 |
| JP6406138B2 (ja) * | 2014-07-18 | 2018-10-17 | 株式会社デンソー | 半導体装置およびその製造方法 |
| KR102428328B1 (ko) | 2017-07-26 | 2022-08-03 | 삼성전자주식회사 | 반도체 장치 |
| MD4554C1 (ro) * | 2017-10-18 | 2018-09-30 | Государственный Университет Молд0 | Procedeu de majorare a eficienţei celulelor fotovoltaice pe baza p+InP-p-InP-n+CdS |
| US10916512B2 (en) * | 2017-12-20 | 2021-02-09 | Skyworks Solutions, Inc. | Capacitor metal guard ring for moisture ingression prevention |
| CN112331618B (zh) * | 2019-08-05 | 2023-11-07 | 华邦电子股份有限公司 | 半导体组件及其制造方法 |
| CN113130413A (zh) * | 2019-12-30 | 2021-07-16 | 联华电子股份有限公司 | 半导体元件封装结构及其制造方法 |
| US11373962B2 (en) * | 2020-08-14 | 2022-06-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Advanced seal ring structure and method of making the same |
| US11652069B2 (en) | 2020-12-08 | 2023-05-16 | Globalfoundries Singapore Pte. Ltd. | Crackstop structures |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151583A (ja) | 1992-11-05 | 1994-05-31 | Oki Electric Ind Co Ltd | 化合物半導体ウエハ |
| US5861658A (en) * | 1996-10-03 | 1999-01-19 | International Business Machines Corporation | Inorganic seal for encapsulation of an organic layer and method for making the same |
| JPH10172927A (ja) | 1996-12-13 | 1998-06-26 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH1174229A (ja) * | 1997-08-29 | 1999-03-16 | Toshiba Microelectron Corp | 半導体装置 |
| US6022791A (en) * | 1997-10-15 | 2000-02-08 | International Business Machines Corporation | Chip crack stop |
| US6261945B1 (en) * | 2000-02-10 | 2001-07-17 | International Business Machines Corporation | Crackstop and oxygen barrier for low-K dielectric integrated circuits |
| JP3666401B2 (ja) * | 2001-03-12 | 2005-06-29 | セイコーエプソン株式会社 | 半導体装置 |
| US6566736B1 (en) * | 2001-11-30 | 2003-05-20 | Advanced Micro Devices, Inc. | Die seal for semiconductor device moisture protection |
| JP4088120B2 (ja) * | 2002-08-12 | 2008-05-21 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP4502173B2 (ja) * | 2003-02-03 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| WO2004097916A1 (ja) * | 2003-04-30 | 2004-11-11 | Fujitsu Limited | 半導体装置の製造方法、半導体ウエハおよび半導体装置 |
| JP2005109145A (ja) | 2003-09-30 | 2005-04-21 | Toshiba Corp | 半導体装置 |
| JP3962402B2 (ja) * | 2003-11-10 | 2007-08-22 | 松下電器産業株式会社 | 半導体装置 |
| US7453128B2 (en) * | 2003-11-10 | 2008-11-18 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| US7224060B2 (en) * | 2004-01-30 | 2007-05-29 | Chartered Semiconductor Manufacturing Ltd. | Integrated circuit with protective moat |
| JP2005260059A (ja) * | 2004-03-12 | 2005-09-22 | Renesas Technology Corp | 半導体装置、半導体ウェハおよび半導体装置の製造方法 |
| JP4401874B2 (ja) * | 2004-06-21 | 2010-01-20 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP2006140404A (ja) * | 2004-11-15 | 2006-06-01 | Renesas Technology Corp | 半導体装置 |
| WO2006121129A1 (ja) | 2005-05-13 | 2006-11-16 | Nec Corporation | 半導体装置及びその製造方法 |
| JP2007049066A (ja) | 2005-08-12 | 2007-02-22 | Seiko Epson Corp | 半導体ウェハ、並びに、半導体チップおよびその製造方法 |
| US7456507B2 (en) * | 2006-01-12 | 2008-11-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Die seal structure for reducing stress induced during die saw process |
| US7566915B2 (en) * | 2006-12-29 | 2009-07-28 | Intel Corporation | Guard ring extension to prevent reliability failures |
-
2007
- 2007-04-19 JP JP2007110777A patent/JP5448304B2/ja active Active
-
2008
- 2008-02-12 US US12/029,969 patent/US8164163B2/en active Active
- 2008-03-12 CN CN200810083557.0A patent/CN101290912B/zh active Active
- 2008-03-12 CN CN201110302929.6A patent/CN102324419B/zh active Active
-
2012
- 2012-03-23 US US13/428,992 patent/US8841753B2/en active Active
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101771019B (zh) * | 2009-01-07 | 2013-09-18 | 台湾积体电路制造股份有限公司 | 管芯,堆叠式结构和系统 |
| US8749027B2 (en) | 2009-01-07 | 2014-06-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Robust TSV structure |
| CN102376683A (zh) * | 2010-08-13 | 2012-03-14 | 台湾积体电路制造股份有限公司 | 带有金属焊盘的密封圈结构 |
| US10069236B2 (en) | 2011-04-19 | 2018-09-04 | Huawei Technologies Co., Ltd. | Waterproof structure of pad, waterproof pad, and method for forming waterproof structure |
| WO2011107044A2 (zh) * | 2011-04-19 | 2011-09-09 | 华为技术有限公司 | 焊盘的防水结构、防水焊盘和形成该防水结构的方法 |
| WO2011107044A3 (zh) * | 2011-04-19 | 2012-03-15 | 华为技术有限公司 | 焊盘的防水结构、防水焊盘和形成该防水结构的方法 |
| CN102171821B (zh) * | 2011-04-19 | 2013-02-27 | 华为技术有限公司 | 焊盘的防水结构、防水焊盘和形成该防水结构的方法 |
| CN102171821A (zh) * | 2011-04-19 | 2011-08-31 | 华为技术有限公司 | 焊盘的防水结构、防水焊盘和形成该防水结构的方法 |
| CN103578919A (zh) * | 2012-07-26 | 2014-02-12 | 无锡华润上华科技有限公司 | 一种mos器件的钝化层形成方法以及一种mos器件 |
| CN104218005B (zh) * | 2013-06-05 | 2017-08-25 | 中芯国际集成电路制造(上海)有限公司 | 芯片密封圈及包括该密封圈的芯片 |
| CN108493162A (zh) * | 2017-02-16 | 2018-09-04 | 新加坡商格罗方德半导体私人有限公司 | 用于晶圆级封装的密封环 |
| CN107634074A (zh) * | 2017-08-16 | 2018-01-26 | 上海微阱电子科技有限公司 | 防止划片损伤的cmos图像传感器结构及其制作方法 |
| CN107634074B (zh) * | 2017-08-16 | 2020-02-21 | 上海微阱电子科技有限公司 | 防止划片损伤的cmos图像传感器结构及其制作方法 |
| CN109920772A (zh) * | 2017-12-12 | 2019-06-21 | 中芯国际集成电路制造(上海)有限公司 | 封装结构及其形成方法 |
| CN110034064A (zh) * | 2019-04-10 | 2019-07-19 | 德淮半导体有限公司 | 半导体结构及其形成方法 |
| CN112164693A (zh) * | 2020-09-22 | 2021-01-01 | 长江存储科技有限责任公司 | 三维存储器器件及其制造方法 |
| CN112164693B (zh) * | 2020-09-22 | 2021-12-28 | 长江存储科技有限责任公司 | 三维存储器器件及其制造方法 |
| CN112201622A (zh) * | 2020-09-30 | 2021-01-08 | 长江存储科技有限责任公司 | 一种半导体器件及其制造方法 |
| WO2022198878A1 (zh) * | 2021-03-24 | 2022-09-29 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101290912B (zh) | 2011-12-07 |
| CN102324419A (zh) | 2012-01-18 |
| CN102324419B (zh) | 2014-05-07 |
| US20080258266A1 (en) | 2008-10-23 |
| US8841753B2 (en) | 2014-09-23 |
| US20120181670A1 (en) | 2012-07-19 |
| JP5448304B2 (ja) | 2014-03-19 |
| JP2008270488A (ja) | 2008-11-06 |
| US8164163B2 (en) | 2012-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101290912B (zh) | 半导体装置及其制造方法 | |
| US9673154B2 (en) | Semiconductor device | |
| JP4502173B2 (ja) | 半導体装置及びその製造方法 | |
| US7417304B2 (en) | Electronic device and method for fabricating the same | |
| KR100276202B1 (ko) | 반도체 장치 | |
| US20090102059A1 (en) | Semiconductor device | |
| TWI650844B (zh) | 具有測試鍵結構的半導體晶圓 | |
| JP2006005288A (ja) | 半導体装置 | |
| JP2005167198A (ja) | 半導体装置およびその製造方法 | |
| CN102881661A (zh) | 在角应力消除区域上方具有探针焊盘的半导体芯片 | |
| JP2009076782A (ja) | 半導体基板、その製造方法、および半導体チップ | |
| KR19990000485A (ko) | 반도체 칩의 가드링(guard-ring) | |
| JP5726989B2 (ja) | 半導体装置 | |
| JP2012204630A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US11901318B2 (en) | Integrated circuit structure and fabrication method thereof | |
| KR100776167B1 (ko) | 반도체 소자의 가드링 | |
| JP2013065915A (ja) | 半導体装置 | |
| JP2008198946A (ja) | 半導体チップおよびその製造方法ならびに半導体ウエハ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |