KR100776167B1 - 반도체 소자의 가드링 - Google Patents
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Abstract
본 발명에서는 공정의 변동이나 온도의 증가에도 디펙트 발생을 방지하도록 한 반도체 소자의 가드링 형성방법에 관해 개시된다.
본 발명에 따른 반도체 소자의 가드링은 반도체 기판에 형성된 복수의 금속 배선; 상기 복수의 금속 배선 사이에 형성된 복수의 층간 절연막; 상기 복수의 층간 절연막에 형성되어 복수의 금속 배선을 연결하는 복수의 텅스텐 플러그가 포함되고, 상기 텅스텐 플러그는 텅스텐이 매립된 복수의 원형 콘택홀이 연결되어 형성된 것을 특징으로 한다.
가드링, 반도체 소자, 콘택홀, 금속배선, 플러그
Description
도 1은 종래 기술에 따른 반도체 소자의 가드링을 나타낸 평면도.
도 2는 도 1의 Ⅱ-Ⅱ선에 따른 반도체 소자의 가드링을 나타낸 단면도.
도 3은 종래 기술에 의한 반도체 소자의 가드링 문제를 설명하기 위한 도면.
도 4는 본 발명의 제 1 실시예에 의한 반도체 소자의 가드링을 나타낸 평면도.
도 5는 도 4의 Ⅳ-Ⅳ선에 따른 본 발명의 제 1 실시예에 의한 반도체소자의 가드링을 나타낸 단면도.
도 6은 본 발명의 제 2 실시예에 의한 반도체 소자의 가드링을 나타낸 평면도.
도 7는 도 4의 V-V선에 따른 본 발명의 제 2 실시예에 의한 반도체소자의 가드링을 나타낸 단면도.
본 발명에서는 공정의 변동이나 온도의 증가에도 디펙트 발생을 방지하도록 한 반도체 소자의 가드링 형성방법에 관해 개시된다.
일반적으로 반도체 소자의 제조 공정 중에 표면 평탄화를 위해 SOG(Spin On Glass) 물질을 많이 사용한다. 이러한 SOG 물질은 평탄화 특성 및 패턴 사이의 매립 특성이 우수한 반면에 수분 흡수성이 강하여 이 수분으로 인해 소자의 신뢰성이 떨어지는 단점이 있다.
이를 개선하기 위하여 가드링을 형성하여 외부로부터 SOG막으로 수분이 흡수되는 것을 차단시켜 주는 기술이 제안 되었다.
이러한 가드링은 습기에 반도체 칩의 내부를 보호하기 위해 반도체 칩의 둘레 또는 스크라이브 라인(scribe line)에 칩 제조 공정에 따라 형성한다.
한편, 가드링을 형성하는 방법으로는 보호막 형성공정에 의해 형성하거나, 텅스텐 플러그 형성공정에 의해 금속층을 쌓아 올리는 방법이 있다.
이러한 관점에서, 종래 기술에 따른 반도체 소자의 가드링을 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래 기술에 따른 반도체 소자의 가드링을 나타낸 평면도이고, 도 2는 도 1의 Ⅱ-Ⅱ선에 따른 반도체 소자의 가드링을 나타낸 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 종래 기술에 따른 반도체 소자의 가드링은 반도체 칩(도시되지 않음)의 외곽에 가드링 영역이 정의된 실리콘 기판(11)과, 상기 실리콘 기판(11)의 가드링 영역에 일 방향으로 일정한 간격을 갖고 형성되는 제 1 금속배선(12)과, 상기 제 1 금속배선(12)의 표면이 소정부분 노출되도록 다수의 제 1 콘택홀을 갖고 실리콘 기판(11)의 전면에 형성되는 제 1 층간 절연막(13)과, 상기 제 1 콘택홀 내부에 직사각형의 패턴 형태로 형성되는 제 1 텅스텐 플러 그(14)와, 상기 제 1 텅스텐 플러그(14)를 포함하여 상기 제 1 층간 절연막(13)상에 일정한 간격을 갖고 일 방향으로 형성되는 제 2 금속배선(15)과, 상기 제 2 금속배선(15)의 표면이 소정부분 노출되도록 다수의 제 2 콘택홀을 갖고 실리콘 기판(11)의 전면에 형성되는 제 2 층간 절연막(16)과, 상기 제 2 콘택홀 내부에 직사각형의 패턴 형태로 형성되는 제 2 텅스텐 플러그(17)와, 상기 제 2 텅스텐 플러그(17)를 포함하여 상기 제 2 층간 절연막(16)상에 일정한 간격을 갖고 일방향으로 형성되는 제 3 금속배선(18)을 포함하여 구성되어 있다.
도 1은 상측방향에서 바라본 평면도로써, 제 3 금속배선(18)과 상기 제 3 금속배선(18)의 하측에 위치하는 제 2 텅스텐 플러그(17)를 도시하였다.
도 3은 종래 기술에 의한 반도체 소자의 가드링 문제를 설명하기 위한 도면이다.
즉, 가드링은 소잉(Sawing)시에 발생되는 수분과 파티클(particle)로부터 메인 셀(main cell) 내부를 보호하기 위하여 외곽에 금속배선과 콘택홀을 채우는 텅스텐 플러그로 구성된다.
상기 가드링의 콘택홀을 텅스텐으로 채우는데 긴 패턴(pattern)으로 되어있어서 텅스텐을 증착한 후 CMP 공정시에 케미컬(chemical) 및 슬러리(slurry)가 이곳에 끼어들기 쉽다. 즉, 도 1에서 제 2 텅스텐 플러그(17)는 세로 방향으로 길게 형성되며, 제 1 텅스텐 플러그(14)의 형상도 마찬가지로 길게 형성된다.
또한, 긴 패턴으로 인한 스트레스로 인하여 디펙트가 많이 발생하고, 최근에 씨모스 이미지 센서의 어둠(dark)을 개선할 목적으로 온도를 400℃에서 450℃도 증 가 하고 있는데 이로 인하여 가드링 영역에서 도 3에서와 같이 원형 디펙트(circle defect)가 발생하고 있다.
본 발명은 가드링 부분에서 발생되는 원형 디펙트를 방지함으로써 스트레스를 줄이도록 한 반도체 소자의 가드링을 제공하는데 그 목적이 있다.
또한, 본 발명은 층간 절연막, 금속배선, 텅스텐 플러그간의 스트레스를 줄이기 위해 접촉 면적을 줄여 원형 디펙트 및 보이드 발생을 방지하도록 한 반도체 소자의 가드링을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 가드링은 반도체 기판에 형성된 복수의 금속 배선; 상기 복수의 금속 배선 사이에 형성된 복수의 층간 절연막; 상기 복수의 층간 절연막에 형성되어 복수의 금속 배선을 연결하는 복수의 텅스텐 플러그가 포함되고, 상기 텅스텐 플러그는 텅스텐이 매립된 복수의 원형 콘택홀이 연결되어 형성된 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 가드링은 반도체 기판에 형성된 복수의 금속 배선; 상기 복수의 금속 배선 사이에 형성된 복수의 층간 절연막; 상기 복수의 층간 절연막에 형성되어 복수의 금속 배선을 연결하는 복수의 텅스텐 플러그가 포함되고, 상기 텅스텐 플러그는 지그재그 형태로 형성된 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 가드링을 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명의 제 1 실시예에 의한 반도체 소자의 가드링을 나타낸 평면도이고, 도 5는 도 4의 Ⅳ-Ⅳ선에 따른 본 발명의 제 1 실시예에 의한 반도체소자의 가드링을 나타낸 단면도이다.
도 4 및 도 5에 도시한 바와 같이, 반도체 칩(도시되지 않음)의 외곽에 가드링 영역으로 정의된 실리콘 기판(101)과, 상기 실리콘 기판(101)의 패드 영역과 가드링 영역에 형성되는 제 1 금속배선(102)과, 상기 제 1 금속배선(102)의 표면이 소정부분 노출되도록 제 1 콘택홀을 갖고 실리콘 기판(101)의 전면에 형성되는 제 1 층간 절연막(103)과, 상기 제 1 콘택홀 내부에 원형의 패턴 형태로 형성되는 제 1 텅스텐 플러그(104)와, 상기 제 1 텅스텐 플러그(104)를 포함하여 제 1 층간 절연막(103)상에 형성되는 제 2 금속배선(105)과, 상기 제 2 금속배선(105)의 표면이 소정부분 노출되도록 제 2 콘택홀을 갖고 실리콘 기판(101)의 전면에 형성되는 제 2 층간 절연막(106)과, 상기 제 2 콘택홀 내부에 원형의 패턴 형태로 형성되는 제 2 텅스텐 플러그(107)와, 상기 제 2 텅스텐 플러그(107)를 포함하여 제 2 층간 절연막(106)상에 형성되는 제 3 금속배선(108)을 포함하여 구성되어 있다.
여기서, 상기 제 1, 제 2 텅스텐 플러그(104,107)는 원형 형태로 디파인되고, 이때 가드링 역할을 할 수 있도록 인접하여 배열되어 있다.
즉, 상기 제 1, 제 2 텅스텐 플러그(104,107)은 텅스텐이 매립된 복수의 원형의 콘택홀들이 연결되어 형성된다. 상기 콘택홀들은 2열로 배열되어 인접한 콘택홀끼리 접촉된다.
도 6은 본 발명의 제 2 실시예에 의한 반도체 소자의 가드링을 나타낸 평면 도이고, 도 7은 도 6의 Ⅴ-Ⅴ선에 따른 본 발명의 제 2 실시예에 의한 반도체소자의 가드링을 나타낸 단면도이다.
도 6 및 도 7에 도시된 바와 같이, 반도체 칩(도시되지 않음)의 외곽에 가드링 영역이 정의된 실리콘 기판(201)과, 상기 실리콘 기판(201)의 가드링 영역에 일 방향으로 일정한 간격을 갖고 형성되는 제 1 금속배선(202)과, 상기 제 1 금속배선(202)의 일부 표면이 소정부분 노출되도록 다수의 제 1 콘택홀을 갖고 실리콘 기판(201)의 전면에 형성되는 제 1 층간 절연막(203)과, 상기 제 1 콘택홀 내부에 형성되는 제 1 텅스텐 플러그(204)와, 상기 제 1 텅스텐 플러그(204)의 양측단에 각각 일측과 타측이 연결되고 상기 제 1 층간 절연막(203)상에 일정한 간격을 갖고 일 방향으로 형성되는 제 2 금속배선(205)과, 상기 제 2 금속배선(205)의 표면이 소정부분 노출되도록 다수의 제 2 콘택홀을 갖고 실리콘 기판(201)의 전면에 형성되는 제 2 층간 절연막(206)과, 상기 제 2 콘택홀 내부에 형성되는 제 2 텅스텐 플러그(207)와, 상기 제 2 텅스텐 플러그(207)의 양측단에 각각 일측 및 타측이 연결되고 상기 제 2 층간 절연막(206)상에 일정한 간격을 갖고 일방향으로 형성되는 제 3 금속배선(208)을 포함하여 구성되어 있다.
이때, 상기 제 1,2 텅스텐 플러그(204, 207)는 상기 제 1,2, 3 금속 배선(202,205,208)이 연장되어 형성되는 제1방향, 즉 도면에서 세로방향으로 형성되는 것과 동시에 상기 제 1,2, 3 금속 배선(202,205,208)이 연장되어 형성되는 제1방향에 직교하는 제2방향, 즉 도면에서 가로방향으로 형성된다.
즉, 상기 제 1,2 텅스텐 플러그(204, 207)는 지그재그 형태로 형성되며, 도 1에 도시된 바와 같이 제1방향(즉, 도면에서 세로 방향)으로만 형셩되는 경우에 비해 작용하는 스트레스가 감소된다.
다만, 도 6에서는 제 2 텅스텐 플러그(207)만 도시하였으나, 제 1 텅스텐 플러그(204)의 경우에도 지그재그 형태로 형성된다.
그리고, 상기 복수의 층간 절연막(203,206) 중 동일한 층간 절연막상에 형성된 금속 배선은 복수개로 이격되어 형성된다. 즉, 도 6에 도시된 바와 같이, 제 3 금속 배선(208)은 4개로 구분되어 형성된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 가드링은 다음과 같은 효과가 있다.
첫째, 가드링 설계 및 금속 구조를 변경함으로써 층간 절연막과 금속배선 및 플러그 사이에 스트레스를 감소시켜 원형 디펙트를 방지할 수 있다.
둘째, 각층 간의 스트레스를 줄임으로써 넓은 금속 패턴에서 금속 보이드를 방지하여 소자의 신뢰성을 향상시킬 수 있다.
셋째, 가드링 부분에서 발생되는 원형 디펙티를 방지하여 소자의 수율을 향상시킬 수 있다.
Claims (4)
- 반도체 기판에 형성된 복수의 금속 배선;상기 복수의 금속 배선 사이에 형성된 복수의 층간 절연막;상기 복수의 층간 절연막에 형성되어 복수의 금속 배선을 연결하는 복수의 텅스텐 플러그가 포함되고,상기 텅스텐 플러그는 텅스텐이 매립된 복수의 원형 콘택홀이 연결되어 형성된 것을 특징으로 하는 반도체 소자의 가드링.
- 제 1항에 있어서,상기 복수의 원형 콘택홀은 2열로 배열되어 인접한 콘택홀끼리 접촉하여 형성된 것을 특징으로 하는 반도체 소자의 가드링.
- 반도체 기판에 형성된 복수의 금속 배선;상기 복수의 금속 배선 사이에 형성된 복수의 층간 절연막;상기 복수의 층간 절연막에 형성되어 복수의 금속 배선을 연결하는 복수의 텅스텐 플러그가 포함되고,상기 텅스텐 플러그는 지그재그 형태로 형성된 것을 특징으로 하는 반도체 소자의 가드링.
- 제 3항에 있어서,상기 복수의 층간 절연막 중 동일한 층간 절연막상에 형성된 금속 배선은 복수개로 이격되어 형성되는 것을 특징으로 하는 반도체 소자의 가드링.
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| KR1020060131444A KR100776167B1 (ko) | 2006-12-20 | 2006-12-20 | 반도체 소자의 가드링 |
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| KR (1) | KR100776167B1 (ko) |
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|---|---|---|---|---|
| CN102412229A (zh) * | 2011-11-11 | 2012-04-11 | 上海华虹Nec电子有限公司 | 半导体器件中的金属塞结构 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030076184A (ko) * | 2002-03-20 | 2003-09-26 | 후지쯔 가부시끼가이샤 | 용량 검출형 센서 및 그 제조 방법 |
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- 2006-12-20 KR KR1020060131444A patent/KR100776167B1/ko not_active IP Right Cessation
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| KR20030076184A (ko) * | 2002-03-20 | 2003-09-26 | 후지쯔 가부시끼가이샤 | 용량 검출형 센서 및 그 제조 방법 |
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| 한국공개특허 10-2003-0076184 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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