KR100879978B1 - 반도체장치 - Google Patents

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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

본 발명에 따른 반도체장치는, 실리콘층 상에 형성된 다중층 상호접속구조 내에서, 위에서 봤을 때 소자형성영역의 외측에 형성된 씨일링과, 상기 씨일링 보다 더 외측에 형성된 더미금속구조를 포함한다. 더미상호접속이 안쪽에 형성될수록, 더미상호접속은 상층에 배열된다.
상호접속, 씨일링(seal ring), 소자형성영역, 스크라이브선, 더미금속구조

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것이다.
최근에, 반도체장치의 성능이 발전함에 따라, 소위 "상대유전상수가 SiO2 보다 낮은 저유전상수절연막(low dielectric constant insulating film, 이하, low-k막으로 언급됨)" 으로 불리는 절연막 형성 기술이 반도체 웨이퍼 확산공정에 도입되고 있다. 많은 종류의 "low-k막"이 있으며, 일반적으로 그것의 접착성(adhesiveness)과 기계적 강도는 낮다. 그러므로, 웨이퍼를 다이싱할 때 생기는 크랙(crack)이 회로형성영역까지 도달하여 회로형성영역에 악영향을 끼친다는 점에서 문제가 된다.
일본공개특허공보 제2006-5288호는, 다이싱영역 측 상의 각 층 내에 더미비아(dummy via)를 형성하는 기술을 개시하고 있다. 위 기술에 의하면, 다이싱 동안에 크랙이 발생할지라도, 더미비아가, 크랙이 씨일링(seal ring)까지 확장되는 것을 방지할 수 있다.
일본공개특허공보 제 H06-5701호는, 복수의 그루브(groove)가 스크라이브선 의 양 측 상에 형성되고, 그 스크라이선을 따라 커팅그루브가 형성되며, 웨이퍼가 분할되는, 공정을 개시한다. 또한, 일본공개특허공보 제 H09-306872호는, 제1그루브와 제2그루브로 된 더블그루브로 구성된 치핑(chipping)방지부가 반도체 웨이퍼 상의 복수의 반도체칩 사이에 형성된 스크라이브선 내에 마련된, 구성을 개시한다.
그러나, low-k막의 접착강도가 낮아지면, 치핑파편(chipping fragment)의 크기가 증가한다. 치핑파편의 크기가 증가하면, 비록 일본공개특허공보 제H06-5701호와 일본공개특허공보 제09-306872호에 개시된 바와 같이 그루브가 제공된다고 하더라도, 치핑파편은 칩의 내부를 향해 강제되고, 그루브를 횡단하며, 다이싱 동안 연마수(abrasive water)에 의해 그루브의 내막과 접촉하게 된다. 이 때, 다이싱 동안 고압의 연마수와 Si파편을 포함하고 있지만, 치핑파편은 내막과 접촉하게 되며; 따라서, 칩의 내막은 손상을 받게 된다. 만일 크랙이 칩의 내막에 잔존한다면, 조립이 실패하고, 조립산출량이 줄어든다.
또한, 일본공개특허공보 제2006-5288호에 개시된 바와 같이, 더미비아가 모든 층에 걸쳐 형성되도록 구성된다면, 크랙의 전파를 없애기 곤란하다는 문제가 발생한다. 이러한 문제에 대한 메카니즘을, 도 14 및 도 15를 참조하여 이하 설명한다.
도 14에서, 반도체장치(200)는, 스토퍼(stopper)절연막(202)과 저유전상수절연막(204) 및 보호절연막(206)의 순서로 적층된 절연막이 여러 개 적층된 다층구조를 가지고 있다. 반도체장치(200)에서, 다층구조의 전체 층에 걸쳐 더미비아(208)가 형성된다. 다이싱 동안의 충격(impact)과 크랙이 스크라이브선으로부터 칩의 내 측을 향해 전파된다. 이 때, 충격과 크랙은, 부착력이 약한 저유전상수절연막(204)과 저유전상수절연막(204) 아래에 위치한 스토퍼절연막(202) 사이의 경계분리 (boundary separation,210)로서 전파된다. 도 15에 나타낸 바와 같이, 경계분리 (210)가 더미비아(208)까지 전파되면, 경계분리는, 더미비아(208)와 저유전상수절연막(204) 사이의 경계분리(210')와, 더미비아(208) 내부로의 충격전파(212)로 변한다.
이 때, 더미비아(208)가 너무 지나치게 길면, 충격이 해제될 장소가 없고; 더미비아(208) 내부로의 충격전파(212)가 경계분리(210')보다 더욱 월등히 진행된다. 그 결과, 도 16에 나타낸 바와 같이, 금속파열(214)이 일어난다. 따라서, 도 17에 나타낸 바와 같이, 저유전상수절연막(204)과 저유전상수절연막(204) 층의 아래에 위치한 스토퍼절연막(202) 사이의 경계분리(216)는, 더미비아(208)보다 칩의 내부면 상에서 전파된다. 경계분리(216)가 도중에 멈추게 되면, 응력이 잔존하고; 이러한 상태하에서 조립(assembling)이 행해질 경우, 열응력에 의해 분리가 더욱 진행되어 조립의 실패를 가져오게 된다.
하나의 실시예에서, 반도체기판과; 상기 반도체기판 상에 순서대로 형성된 제1절연막과, 제2절연막, 및 상기 제1절연막과 상기 제2절연막 내에 각각 형성된 상호접속을 가진 다중층 상호접속구조와; 상기 다중층 상호접속구조를 위에서 봤을 때, 소자형성영역의 외측(outer circumference)에 형성된 씨일링(seal ring)과; 상기 제1절연층 내에 형성되고, 위에서 봤을 때, 상기 씨일링의 외측 상에 형성된 제1더미금속구조(dummy metal structure); 및 상기 제2절연층 내에 형성되고, 위에서 봤을 때, 상기 제1더미금속구조와 상기 씨일링 사이에 형성된 제2더미금속구조;를 포함하되, 상기 제1더미금속구조와 상기 제2더미금속구조는 서로 인접하고, 위에서 봤을 때, 겹쳐지지 않도록 배열되며, 상기 제1더미금속구조의 상면(upper surface)은, 상기 제2더미금속구조의 하면(lower surface)보다 같거나 높은 레벨(level)에 배열된, 반도체장치를 제공한다.
상기 소자형성영역은 실질적으로 사각형인 구성을 가질 수 있으며; 상기 씨일링은 소자형성영역의 네 개의 측면을 둘러싸는 구성을 가질 수 있다. 또한, 제1더미금속구조와 제2더미금속구조는, 상기 씨일링보다 더 외측에서, 상기 소자형성영역의 네 개의 측면을 둘러싸는 구성을 가질 수 있다. 본 실시예에서는, 제1더미금속구조와 제2더미금속구조 각각은, 소자형성영역의 네 개의 측면을 둘러싸는 구성을 가질 수 있다. 제1더미금속구조와 제2더미금속구조는, 반도체기판 상에 위치한 씨일링보다 더 외측 상에 형성된 스크라이브선영역 내에 형성될 수 있다.
본 발명에서, 더미금속구조는, 다이싱 동안의 충격으로 인해 발생한 수평응력이 하나의 더미금속구조에 전파될 경우, 응력이 직접 수평방향으로 진행하지 않고; 응력이 수직응력으로 변환되어 더미금속구조의 측면을 따라 위로 이동하게 되며, 따라서, 더미금속구조의 상면에서 더미금속구조의 각변형이 일어나, 상층에 위치한 절연막의 파단과 경계분리를 발생시킨다. 예를 들어, 각 더미금속구조의 상면은, 다중층 상호접속구조를 구성하는 절연막 사이의 경계와 실질적으로 동일한 레벨에 배열되므로; 각 더미금속구조의 측면을 따라 수직방향으로 이동하는 응력이, 절연막 사이의 분리 등에 의해 수평응력으로 쉽게 변환될 수 있는 것이다. 더미금속구조는 더미상호접속 및 슬릿비아(slit via)로 이루어져 있다. 이 경우, 더미금속구조는, 상면이, 예를 들어 상대유전상수가 3.3보다 크지 않은 저유전상수막과 접하도록 배열될 수 있다. 또한, 더미금속구조는, 상면이, 더미금속구조를 형성하는 물질에 대해 접착성이 낮고 기계적강도가 낮은 막과, 접하도록 구성될 수 있다. 이러한 구성으로, 더미금속구조와 막 사이의 분리가 용이하게 일어나서 쉽게 수평응력으로 변환될 수 있는 것이다. 더미금속구조를 형성하는 물질은, 예를 들어, 알루미늄, 구리, 텅스텐 등일 수 있다.
대개, 다중층 상호접속구조는, 반도체기판 상에 형성된 국부 다중층 상호접속층(local multilayer interconnect)과, 그 위에 형성된 반역(semiglobal)상호접속층, 및 더 위에 형성된 전역(global)상호접속층을 포함한다. 예를 들어, 국부 다중층 상호접속층이 5개의 층으로 된 경우로서, 더미금속구조가 국부 다중층 상호접속층 전체에 걸쳐 수직방향으로 연속적으로 형성되어 있다면, 수평응력은 수직방향 으로 전환되지 않으며; 크랙의 전파를 해제할 장소가 없다. 그러므로, 더미금속구조 내에는 단절(disconnection)이 발생하고, 조립(assembling) 동안에 발생한 분리로 인해 조립의 실패를 가져온다.
본 발명의 실시예에 따른 더미금속구조는, 바깥쪽에 있는 더미금속구조의 상면이, 안쪽에 있는 더미금속구조의 상면과 하면 사이의 레벨에 위치하거나, 안쪽에 있는 더미금속구조의 하면보다 높은 레벨에 위치하는 구성을 가지고 있기 때문에, 다이싱으로 인한 응력과 다이싱 중 치핑파편(chipping fragments)의 접촉으로 인한 충격(impact)이 다중층 상호접속구조의 수평방향으로 발생하더라도, 더미금속구조의 각변형(angular deformation)에 의해 충격이 상층을 향해 수직방향으로 전환될 수 있다. 또한, 충격은 수평방향으로 다시 전환될 수 있다.
본 발명에서, 더미금속구조는, 응력이 수평방향, 수직방향, 또 다시 수평방향으로 전환되도록 배열될 수 있으며; 결국, 응력이, 다중층 상호접속구조의 최상층으로부터 위쪽으로 해제된다. 위와 같은 구성으로 인해, 충격으로 인해 상호접속층에 발생한 크랙은 치핑으로 해제되고; 따라서, 크랙을 잔존시키지 않을 수 있다.
더미금속구조는, 슬릿비아(slit via)와 상호접속의 조합으로 형성될 수 있다. 더미금속구조는, 다중층 상호접속구조 내에 상호접속과 비아를 만들 수 있고, 이와 동시에, 단일 다마신공정 또는 이중 다마신공정에 의해 생산될 수 있다.
본 발명에 따르면, 다이싱 동안의 충격이 해제될 수 있어 반도체장치의 생산량을 향상시킨다.
상기와 같은 구성을 가지는 본 발명의 반도체장치는, 열등한 기계적강도 및 열등한 접착성을 가진 저유전상수막을 포함하는, 개선처리된 웨이퍼가, 막의 분리파단 없이 다이싱될 수 있다. 또한, 이와 같은 구성은, 다이싱 도중에 잔존하는 미세 크랙이 회로 안으로 진행하지 않도록 하며; 따라서, 패키징(packaging) 이후의 신뢰성이 보장될 수 있다.
이하, 도해적인 실시예를 참조하여 본 발명을 보다 상세하게 설명한다. 본 발명이 속하는 기술분야의 당업자라면, 본 발명의 개시내용을 이용하여 대체적인 실시예가 많이 수행될 수 있으며, 본 발명이 설명을 목적으로 한 실시예에 한정되지 않는다는 것을 알게 될 것이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 설명할 것이다. 또한, 모든 도면에서, 유사한 구성요소에 대해서는 동일한 참조 번호가 부여될 것이고, 그들의 세부적인 설명은 반복하지 않는다.
(제1실시예)
도 1은 본 실시예에 따른 반도체장치(100)의 구성을 보여주는 단면도이고; 도 2는 반도체장치(100)의 상면도이다.
본 실시예의 반도체장치(100)는, 실리콘기판과 같은 실리콘층(4)(반도체기판)과; 상기 실리콘 상에 형성되고, 상호접속(interconnect,도시하지 않음)으로 구성되는 상호접속층과 절연막이 여러 개 적층된, 다중층 상호접속 구조(3)와; 소자형성영역(50) 내의 상기 다중층 상호접속 구조 내에 형성된 씨일링(seal ring,6)과; 스크라이브선 영역(52) 내의 상기 다중층 상호접속 구조(3) 내에 형성된, 제1더미금속구조 (dummy metal structure,30a), 제2더미금속구조(30b), 제3더미금속구조(30c),제4더미금속구조(30d),제5더미금속구조(30e),제6더미금속구조(30f),제7더미금속구조 (30g),제8더미금속구조(30h),제9더미금속구조 (30i); 및 소자형성영역 (50) 내의 상기 다중층 상호접속 구조(3) 위에 형성된 폴리이미드층(1);을 포함하고 있다. 제1더미금속구조(30a) 내지 제9더미금속구조(30i)는 바깥쪽 측면으로부터 순서대로 배열된다. 이는, 소자형성영역(50)의 측면으로부터 제9더미금속구조 (30i), 제8더미금속구조(30h),....제2더미금속구조(30b), 제1더미금속구조(30a)의 순서대로 배열됨을 의미한다. 또한, 본 실시예에서, 상호접속은 단일 다마신 (damascene)공정에 의해 형성될 수 있다.
이 경우, 제1더미금속구조(30a) 내지 제9더미금속구조(30i)의 각각은 더미금속블록(dummy metal block,24)(더미금속블록은 더미상호접속과 더미비아로 구성된다.)으로 구성된다. 본 실시예에서는, 제1더미금속구조(30a) 내지 제9더미금속구조 (30i)의 각각은 하나의 더미금속블록(24)으로 구성되어 있다. 각 더미금속구조의 더미금속블록(24)은, 기설정된 다중층 상호접속 구조(3)의 수보다 적지 않은 상호접속층 내에, 불연속적으로 배열된다. 본 실시예의 각 더미금속구조에서, 더미금속블록(24)은 다중층 상호접속 구조(3)의 하나의 상호접속층을 관통하여 적어도 두 개 이상의 상호접속층 내에서 불연속적으로 배열된다.
또한, 본 실시예에서는, 더미금속구조의 더미금속블록(24)은 소자형성영역 (50)에 더 가까이 배열되기 때문에, 더미금속블록(24)은 다중층 상호접속 구조(3)의 상부 층 상에 배열된다. 예를 들어, 제1더미금속구조(30a)와 제2더미금속구조 (30b)와의 관계에 있어서, 제2더미금속구조(30b)의 더미금속블록(24)의 하부면과 상부면은, 각각, 제1더미금속구조(30a)의 더미금속블록(24)의 하부면과 상부면 보다 높은 위치에 배열된다.
또한, 예를 들어, 소자형성영역(50)에서 가장 멀리 떨어져 위치한 최외각 거리 상에 있는 제1더미금속구조(30a)의 더미금속블록(24)은, 다중층 상호접속 구조 (3)의 최하층 내에 형성된다. 제1더미금속구조(30a)의 더미금속블록(24)의 하부면이 실리콘층(4)에 접하도록 제공된다. 다음으로, 제2더미금속구조(30b)의 더미금속블록(24)은 제1더미금속구조(30a)의 더미금속블록(24)보다 상층에 형성된다. 상기한 바와 같이, 본 실시예에서는, 더미금속블록(24)은, 소자형성영역(50)에 근접할수록 최하층으로부터 상층을 형성하는, 계단식(stepwise manner)으로 배열된다. 소자형성영역(50)에서 가장 가깝게 위치한 거리에 있는 제9더미금속구조(30i)에서, 더미금속블록(24)의 상면은 다중층 상호접속 구조(3)의 상부면에 노출되어 있다. 이러한 구성을 가짐으로써, 다이싱 중의 충격이 다중층 상호접속 구조(3) 위에서 해제될 수 있다.
도 2에 나타낸 바와 같이, 소자형성영역(50)은 실질적으로 사각형의 형상을 가진다. 씨일링(6)은, 다중층 상호접속 구조(3)의 위에서 봤을 때, 소자형성영역의 외측 상에 형성된다. 또한, 제1더미금속구조(30a) 내지 제9더미금속구조(30i)는, 다중층 상호접속 구조(3)의 위에서 봤을 때, 씨일링(6)의 외측영역 상에서 바깥쪽에서부터 순서대로 형성된다. 즉, 제8더미금속구조(30h)는 제9더미금속구조(30i)의 외측 상에 형성되고; 제7더미금속구조(30g)는 인접하는 외곽 더미금속구조의 외측 상에 형성되며; 제6더미금속구조(30f) 내지 제1더미금속구조(30a)도 위와 같은 동일한 방법으로 형성된다. 그러나, 도 2에서는, 더미금속구조(30a-30i)를 생략하고, 네 개의 열만을 도시하였다. 상기한 바와 같이, 더미금속구조들은 소자형성영역 (50)의 네 측면을 에워싸도록 배열되고; 따라서, 크랙진행누손(crack progression leakage)이 방지될 수 있다. 또한, 소자형성영역(50)들 사이에는 정렬마크(40)가 배열된다.
다음으로, 도 3 내지 도 9를 참조하면, 이하, 본 실시예에 따른 반도체장치 (100)에서, 다이싱 중의 응력이 변화하는 메카니즘을 설명한다.
도 3에서는, 오직 하나의 더미금속블록(24)이 도시되어 있다. 다중층 상호접속 구조(3)는, 제1절연층(21)과, 그 상면에 형성된 제2절연층(22)을 포함한다. 제1절연층(21)은, 산화실리콘막(17)과, 스토퍼절연막(18)과, 저유전상수절연막(19) 및 보호절연막(20)의 순서로 적층된 구성을 가지고 있다. 저유전상수절연막(19)은, 상대유전상수가, 예컨데, 3.3이하 또는 바람직하게는 2.9이하인 절연막일 수 있다.
제1절연층(21)에는, 더미금속블록(24)이, 스토퍼절연막(18)과 저유전상수절연막(19) 및 보호절연막(20) 내에 형성되어 있다. 본 실시예에서, 더미금속블록 (24)은, 스토퍼절연막(18)과 저유전상수절연막(19) 및 보호절연막(20)을 관통하도 록 형성되어 있다. 더미금속블록(24)의 상면은 보호절연막(20)의 상면과 동일한 레벨에 위치하고 있으며, 더미금속블록(24)의 하면은 스포퍼절연막(18)의 하면과 동일한 레벨에 위치하고 있다. 도시하지는 않았으나, 제2절연층(22)은, 제1절연층 (21)에서와 같이 복수의 막이 적층된 구성을 가질 수 있다. 이 경우, 제1절연층 (21) 내에 마련된 더미금속블록(24)은, 더미금속블록(24)의 상면이 제2절연층 내의 저유전상수막의 하면과 접하도록, 제2절연층(22)의 중간에 형성되는 구성을 가질 수도 있다. 또한, 제1절연층(21)과 제2절연층(22)는 국부 다중층 상호접속층(local multilayer interconnect layer)을 구성한다.
위와 같은 구성을 가진 반도체장치(100)에서, 스크라이브선을 따라 다이싱이 수행되는 경우를 추측해 보자. 이 때, 다이싱으로 인한 충격으로 인해 국부 다중층 상호접속층의 최하부에서 파단(failure)이 일어난다. 즉, 도 4에 나타낸 바와 같이, 저유전상수절연막(19)과 스토퍼절연막(18) 사이의 경계에서 분리(23)가 발생하고, 그 분리는 소자형성영역(50) 쪽으로 진행해 나가는 경향이 있다.
본 실시예에서, 제1절연막(21) 내의 더미금속블록(24)은, 더미금속블록(24)의 상면이 보호절연막(20)의 상면과 동일한 레벨에 위치하고 더미금속블록(24)의 하면이 스토퍼절연막(18)의 하면과 동일한 레벨에 위치하도록 하는 방식으로, 배열된다. 그러므로, 분리(23)가 더미금속블록(24)까지 도달하게 되면, 저유전상수절연막(19)과 스토퍼절연막(18) 사이의 분리(23)는 더미금속블록(24)에 의해 멈추게 되고; 그 결과, 다이싱으로 인한 충격은 그 방향을 수직한 방향으로 바꾸게 된다. 특히, 도 5에 나타낸 바와 같이, 더미금속블록(24)과 저유전상수절연막(19) 사이에서 발생하는 분리(23')와, 더미금속블록(24) 내부로의 응력전파(31) 및 더미금속블록 (24)의 각변형(angular deformation,32)이 발생한다. 이 경우, 상층에 위치한 제2절연층(22)에서는, 수직방향의 경계에서 일어나는 분리(23')와 각변형(32)으로 인해, 강한 응력전파(33)가 발생한다. 그 결과, 제2절연층(22)은 파열이나 분리가 일어난다.
도 6은, 제2절연층(22) 내에서 파열(25)이 일어나는 예를 보여주는 도면이 다. 파열(25)이 반도체장치(100)의 측면에 도달하게 되면, 치핑(chipping)이 발생한다.
도 7은, 더미금속블록(24)의 상면에 걸쳐, 제2절연층(22)과 제1절연층(21) 사이의 경계에서 분리(26)가 일어나는 예를 보여주는 도면이다. 이 경우, 분리(26)는 수평적으로 더욱 진행한다. 도 8에 나타낸 바와 같이, 제2절연층(22) 내에 더미금속블록(27)이 더 구비되며; 따라서, 제1절연층(21) 내에 마련된 더미금속블록 (24)에 관한 상기의 설명과 같이, 제1절연층(21)과 제2절연층(22) 사이의 분리(26)는, 제2절연층(22) 내에 있는 더미금속블록(27)에 의해 멈추게 되고, 응력이 수직방향으로 바뀔 수 있게 된다. 이러한 구성으로 인하여, 제2절연층(22)과 더미금속블록(27)이 분리되고, 도 9에 나타낸 것과 같은 분리(28)가 발생한다.
또한, 제1절연층(21) 및 제2절연층(22)는 각각, 단일층구조 또는 적층구조일 수 있다. 예를 들어, 제2절연층(22)이, 제1절연층(21)과 같이 스토퍼절연막(18)과 보호절연막(20)을, 포함할 수 있다. 나아가, 도 3 등은, 제1절연층(21)이 산화실리콘막(17)을 포함하는 구성을 보여주고 있으나; 제1절연층(21)은 산화실리콘막(17) 을 포함하지 않는 구성을 가질 수도 있다.
다시 도 1을 참조하면, 더미금속블록(24)이 외측에서 소자형성영역(50)으로 갈수록, 최하층에서 다중층 상호접속 구조(3)의 상부표면으로 갈수록 상층이 되는 계단식으로, 더미금속블록(24)이 반복적으로 배열되기 때문에; 설령 어느 상호접속층에서 다이싱 중 분리가 생기더라도, 크랙이 진행하는 것을 방지할 수 있다. 또한, 제9더미금속구조(30i)의 더미금속블록(24)의 상면은 다중층 상호접속 구조 (3)의 최상층보다 낮지 않은 위치로 배열되며; 따라서, 크랙이 다중층 상호접속 구조(3)의 외부에서 해제될 수 있다. 또한, 이와 같은 구성으로 인하여, 다이싱으로 인한 충격은 결국 치핑으로 위쪽으로 해제될 수 있다.
또한, 인접하는 더미금속구조의 더미금속블록(24)은, 높이방향의 위치가 서로 겹쳐(overlapped)지게 배열될 수 있다. 즉, 예를 들면, 제9더미금속구조(30i)의 더미금속블록(24)의 하부면이 제8더미금속구조(30h)의 더미금속블록(24)의 상부면보다 아래에 위치하도록 배열될 수 있다. 상기한 바와 같이, 겹쳐지는 영역은 인접하는 열(row)의 더미금속블록(24)에 마련되기 때문에; 더미금속블록(24)의 경계에서 수평응력이 수직응력으로 용이하게 변환될 수 있게 된다.
또한, 본 실시예에 따른 반도체장치(100)에서는, 예를 들어 일본공개특허공보 제H06-5701호와 일본공개특허공보 제09-306872호에 개시된 바와 같이, 스크라이브선영역(52) 내에 치핑방지용 그루브(groove)가 마련된 구성을 함께 사용할 수도 있다. 이와 같은 구성에서, 더미금속구조그룹은, 치핑방지용 그루브의 바깥영역 (outer circumference), 안쪽영역 또는 양쪽 모두에 배열될 수 있다. 이하, 구체적 인 예를 설명한다.
도 10은, 더미금속구조그룹(제1더미금속구조(30a) 내지 제9더미금속구조 (30b)) 사이의 스크라이브선영역(52) 내에 그루브(5)가 마련된 구성을 보여준다. 도 11은, 그루브(5)가 더미금속구조그룹(제1더미금속구조(30a) 내지 제9더미금속구조(30i))으로부터 보다 멀리 있는 스크라이브선영역(52)에 마련되어 있는 구성을 보여준다.
또한, 본 실시예의 반도체장치(100)는, 각각이 계단식 더미금속구조(제1더미금속구조(30a) 내지 제9더미금속구조 (30b))를 포함하는 복수의 그룹을 포함하는 구성을 가질 수 있다. 도 12는, 그루브(5)가 더미금속구조의 복수의 그룹 사이에 마련된 구성을 보여준다.
상기한 바와 같이, 본 실시예의 반도체장치(100)에 의하면, 열등한 기계적강도 및 열등한 접착성을 가진 저유전상수막을 포함하는, 개선처리된 웨이퍼는, 막의 분리파단 없이 다이싱될 수 있다. 또한, 이와 같은 구성은, 다이싱 도중에 잔존하는 미세 크랙이 회로 안으로 진행하지 않도록 하며; 따라서, 패키징(packaging) 이후의 신뢰성이 보장될 수 있다.
(제2실시예)
도 13은, 본 실시예에 따른 반도체장치(100)의 구성을 보여주는 단면도이다.
본 실시예의 반도체장치(100)는, 제1더미금속구조(30a), 제2더미금속구조(30b), 제3더미금속구조(30c),제4더미금속구조(30d) 및 제5더미금속구 조(30e)를 포함한다. 본 실시예는, 제1실시예와 같이 더 많은 수의 더미금속구조를 더 포함할 수도 있다.
본 실시예에서, 제1더미금속구조(30a) 내지 제5더미금속구조(30e)의 각각은, 복수의 더미금속블록(24)로 구성되어 있다. 본 실시예에서, 적층방향으로 동일한 위치에 배열된 더미금속블록(24)을 함께 묶어, 이를 하나의 "더미금속구조"라고 부른다.
각 더미금속구조는, 다중층 상호접속구조(3)의 적층방향에서 더미금속블록 (24)이 형성된 영역과 더미금속블록(24)이 형성되지 않은 영역이 교대(alternately)로 마련되는 배열을 가지고 있다. 또한, 하나의 더미금속구조에서, 인접하고 있는 다른 더미금속구조에서 더미금속블록(24)이 형성되지 않은 영역과 동일한 레벨에 있는 영역에 더미금속블록(24)이 형성되어 있다. 예를 들어, 제1더미금속구조(30a)와 제2더미금속구조(30b)와의 관계를 설명한다. 제2더미금속구조(30b)에서의 더미금속블록(24)은, 제1더미금속블록(30a)에서 더미금속블록(24)이 형성되지 않은 영역과 동일한 레벨에 있는 영역에 형성된다. 또한, 제1더미금속구조(30a)에서의 더미금속블록(24)은, 제2더미금속블록(30b)에서 더미금속블록(24)이 형성되지 않은 영역과 동일한 레벨에 있는 영역에 형성된다. 즉, 반도체장치(100)는, 다중층 상호접속구조(3)의 단면도에서, 엇갈림격자(staggered lattice)형상과 같은 대각격자(diagonal lattice)형상으로 형성되는 구성일 수 있다. 또한, 제1실시예에서 설명한 바와 같이, 인접하는 열에 있는 더미금속블록(24) 내에 겹쳐지는 영역이 마련될 수 있고; 따라서, 수평응력이 더미금속블록(24)의 경 계에서 수직응력으로 쉽게 전환될 수 있다.
본 실시예에서도, 제1실시예에서와 같은 유사한 장점이 얻어질 수 있다. 또한, 비록 반도체장치(100) 내의 스크라이브선의 폭이 좁은 경우에 있어서도, 더미금속블록(24)이 효율적으로 배열될 수 있게 된다. 특히, 본 실시예의 구성은, 분리되기 쉬운 절연막이 다중층 상호접속구조의 상층에 위치되는 경우 뿐만 아니라, 더미금속블록(24)의 높이가 대략 2개층에 달할 경우에도 충격방향이 변할 수 있는 경우에도 사용될 수 있다.
(제3실시예)
도 18은, 본 실시예에 따른 반도체장치(100)의 구성을 보여주는 평면도이다.
본 실시예는, 더미금속구조(60)의 그룹(더미금속그룹)들이 소자형성영역(50)의 코너근방에 한하여 배열되어 있다는 점에서, 다른 실시예와 구별된다.
도 18에 나타낸 바와 같이, 더미금속구조(60)의 그룹들은 소자형성영역의 코너에 예컨데, L 자형으로 형성될 수 있다. 코너를 커버하는 한, 어떠한 형상도 사용될 수 있으므로, L자 형상에 한정되지 않는다. 예를 들어, 도 19에 나타낸 바와 같이, 직선형 또는 반원 모양일 수 있다. 더미금속구조(60)의 그룹은, 적어도 제1더미금속구조 및 제2더미금속구조를 포함한다. 또한, 본 명세서에 기술된 어떠한 구성이라도 이 경우의 더미금속구조(60)의 그룹에 사용될 수 있다.
다이싱 동안의 응력은 소자형성영역의 코너에 특히 집중되므로; 본 구성에 있어서, 코너로부터의 응력전파는 수직방향으로 해제될 수 있다. 결과적으로, 소자 형성영역에서의 분리 등이 방지될 수 있다.
또한, 보통, 정렬마크(alignment mark) 또는 중첩마크(superposition mark)와 같은 부수패턴(accessory pattern)이 스크라이브선영역(도시하지 않음) 내에 배열된다. 본 구성에서는, 더미금속구조(60)의 그룹들이 소자형성영역(50)의 코너근방에만 배열되고; 따라서, 부수패턴정렬에 있어서의 자유도가 향상된다.
또한, 응력은 소자형성영역의 코너에 집중되기 때문에, 이 영역에는 소자가 형성되지 않으며; 그러므로, 도 19에 나타낸 바와 같이, 씨일링(6)은 소자형성영역 (50)의 코너 내부에 형성된다. 이 경우, 더미금속구조(60)의 그룹들은, 씨일링(6)의 외부에서, 예를 들어, 소자형성영역(50)에 대해 비스듬한 방향으로 직선으로 형성될 수 있다. 도면에서는, 더미금속구조(60)그룹의 일부가 소자형성영역(50)의 내부를 가로질러 형성되어 있지만; 그 일부가 소자형성영역(50)의 외부 상에 형성될 수도 있다.
(제4실시예)
도 20은, 본 실시예에 따른 반도체장치(100)의 구성을 보여주는 단면도이다.
본 실시예는, 금속물질로 된 구조(62)가, 최상층에 위치한 더미금속(61) 상에 형성된다는 점에서 다른 실시예와 다르다. 구조(62)의 금속물질은 더미금속보다 경도가 낮거나 탄성계수가 낮다. 도면에는, 보호막(폴리이미드막 등)을 도시하지 않았다.
더미금속(61)과 같은 더미금속을 구성하는 물질이 구리(Cu)라면, 예컨데, 그 상면에 형성되는 구조(62)는 알루미늄(Al)이 사용될 수 있다. 구조(62)는 소자형성 영역(50)의 패드전극(도시하지 않음)과 동일한 물질로 구성될 수 있으며, 패드전극과 함께 동시에 형성될 수 있다. 또한, 도 20에 나타낸 더미금속구조는 예시에 불과하며; 명세서에 기술된 어떠한 구성이라도 사용될 수 있다.
본 실시예의 반도체장치(100)에 의하면, 경도가 낮거나 탄성계수가 낮은 물질로 된 금속으로 형성된 구조, 즉, 가소성(deformable)금속물질이 최상층 더미금속(61) 상에 형성되므로; 다이싱 도중에 발생한 응력이 수직방향으로 더욱 효과적으로 진행된다.
(제5실시예)
도 21a 내지 도 21c는 각각, 본 실시예에 따른 반도체장치(100)의 구성을 보여주는 단면도이다. 도면에서, 보호막(폴리이미드막 등)은 도시하지 않았다. 도 21b 및 도 21c는 각각, 도 21a의 면A 및 면B의 단면도이다.
본 실시예에서는, 도 21a 내지 도 21c에서 나타낸 바와 같이, 더미금속구조 (30a 내지 도 30f)는, 상호접속층(63)에 형성된 더미상호접속(65)와, 비아층(via layer,64)에 형성된 더미비아(66)로 구성되어 있다. 더미상호접속(65)들은 선형적으로 형성되지만; 더미비아(66)는 선형적으로 형성되지 않고, 통상의 비아(via)처럼 플러그형상(원통형)으로 형성된다. 포토리소그래피와 같은 제조공정상의 문제로 인하여, 비아층 내에 선형의 더미금속을 형성하기 곤란한 경우가 있기 때문에; 더미비아만이 통상의 플러그형(원통형)비아로 형성될 수 있다.
본 발명에 따른 실시예들은 첨부된 도면을 참조하여 설명하였으나; 이러한 실시예들은 본 발명의 예시이며, 상기한 바와 다른 다양한 구성들이 채용될 수 있 다.
더미금속블록(24)은, 충격방향이 효과적으로 변할 수 있을 정도까지는, 높이면(적층방향으로의 길이)에서 짧을 필요가 있지만, 싱글 다마신 공정 또는 듀얼 다마신 공정 중 어느 것에 의해서도 형성될 수 있다. 더미상호접속이 듀얼 다마신 공정에 의해 형성될 경우에는, 더미상호접속은 상호접속층 및 비아층 내에서 연속적으로 형성된다. 각 더미금속블록(24)은 하나의 저유전상수막을 관통하도록 배열되고, 상면은, 상층에 위치한 저유전상수막과 접하도록 배열될 수 있다. 그러나, 이 경우, 제조과정이나 상호접속막의 구성의 편의를 위해서 상층 저유전상수막에 접하도록 하는 것이 곤란한 경우가 있으며; 더미금속블록(24)에 대해 접착성이 떨어지거나 기계적강도가 낮은 막에 접하도록 함으로써, 동일한 효과를 얻을 수 있다.
또한, 더미상호접속은, 모든 상호접속층에 적용되는 것은 아니다. 예를 들어, 저유전상수막이 사용되지 않는 전역(global)상호접속층에서는, 더미상호접속의 형성이 생략될 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 본 발명의 범위 및 기술적사상을 벗어나지 않고도 개조나 변형이 가능하다는 것은 명백하다.
도 1은 본 발명의 실시예에 따른 반도체장치의 구성을 보여주는 단면도,
도 2는 본 발명의 실시예에 따른 반도체장치의 구성을 보여주는 상면도,
도 3은 다이싱 중에 응력이, 본 발명의 실시예에 따른 반도체장치에서 변환되는 메카니즘을 보여주는 도면,
도 4는 다이싱 중에 응력이, 본 발명의 실시예에 따른 반도체장치에서 변환되는 메카니즘을 보여주는 도면,
도 5는 다이싱 중에 응력이, 본 발명의 실시예에 따른 반도체장치에서 변환되는 메카니즘을 보여주는 도면,
도 6은 다이싱 중에 응력이, 본 발명의 실시예에 따른 반도체장치에서 변환되는 메카니즘을 보여주는 도면,
도 7은 다이싱 중에 응력이, 본 발명의 실시예에 따른 반도체장치에서 변환되는 메카니즘을 보여주는 도면,
도 8은 다이싱 중에 응력이, 본 발명의 실시예에 따른 반도체장치에서 변환되는 메카니즘을 보여주는 도면,
도 9는 다이싱 중에 응력이, 본 발명의 실시예에 따른 반도체장치에서 변환되는 메카니즘을 보여주는 도면,
도 10은 본 발명의 실시예에 따른 반도체장치의 다른 예를 보여주는 단면도,
도 11은 본 발명의 실시예에 따른 반도체장치의 다른 예를 보여주는 단면도,
도 12는 본 발명의 실시예에 따른 반도체장치의 다른 예를 보여주는 단면도,
도 13은 본 발명의 실시예에 따른 반도체장치의 구성을 보여주는 단면도,
도 14는 종래의 반도체장치의 문제점을 설명하기 위한 단면도,
도 15는 종래의 반도체장치의 문제점을 설명하기 위한 단면도,
도 16은 종래의 반도체장치의 문제점을 설명하기 위한 단면도,
도 17은 종래의 반도체장치의 문제점을 설명하기 위한 단면도,
도 18은 본 발명의 실시예에 따른 반도체장치의 구성을 보여주는 평면도,
도 19는 본 발명의 실시예에 따른 반도체장치의 구성을 보여주는 평면도,
도 20은 본 발명의 실시예에 따른 반도체장치의 구성을 보여주는 단면도,
도 21a 내지 도 21c는 본 발명의 실시예에 따른 반도체장치의 각 구성을 보여주는 단면도이다.

Claims (8)

  1. 반도체기판과;
    상기 반도체기판 상에 순서대로 형성된 제1절연막과, 제2절연막, 및 상기 제1절연막과 상기 제2절연막 내에 각각 형성된 상호접속을 가진 다중층 상호접속구조와;
    상기 다중층 상호접속구조를 위에서 봤을 때, 소자형성영역의 외측(outer circumference)에 형성된 씨일링(seal ring)과;
    상기 제1절연층 내에 형성되고, 위에서 봤을 때, 상기 씨일링의 외측 상에 형성된 제1더미금속구조(dummy metal structure); 및
    상기 제2절연층 내에 형성되고, 위에서 봤을 때, 상기 제1더미금속구조와 상기 씨일링 사이에 형성된 제2더미금속구조;를 포함하되,
    상기 제1더미금속구조와 상기 제2더미금속구조는 서로 인접하고, 위에서 봤을 때, 겹쳐지지 않도록 배열되며,
    상기 제1더미금속구조의 상면(upper surface)은, 상기 제2더미금속구조의 하면(lower surface)보다 같거나 높은 레벨(level)에 배열된 것을 특징으로 하는, 반도체장치.
  2. 제1항에 있어서,
    상기 제1더미금속구조와 상기 제2더미금속구조는, 위에서 봤을 때, 상기 소 자형성영역의 코너근방에 형성된 것을 특징으로 하는, 반도체장치.
  3. 제1항에 있어서,
    상기 반도체장치는, 상기 제2더미금속구조 상에 금속물질로 된 구조를 더 포함하고, 상기 금속물질은, 상기 더미금속구조를 형성하는 물질보다 경도 또는 탄성이 낮은 것을 특징으로 하는, 반도체장치.
  4. 제1항에 있어서,
    상기 제1더미금속구조와 상기 제2더미금속구조는 각각 더미상호접속(dummy interconnect) 및 더미비아(dummy via)로 구성되고; 상기 더미비아는 플러그형상으로 형성된 것을 특징으로 하는, 반도체장치.
  5. 제1항에 있어서,
    상기 제1더미금속구조와 상기 제2더미금속구조 각각은, 하나의 상기 상호접속층을 관통하도록 형성되지만, 연속적으로 배열된 두 개의 상기 상호접속층을 관통하지 않도록 불연속적으로 형성된 것을 특징으로 하는, 반도체장치.
  6. 제1항에 있어서,
    상기 제1더미금속구조는, 복수의 더미금속블록으로 구성되며, 상기 더미금속블록이 형성된 영역과 상기 더미금속블록이 형성되지 않은 영역이 상기 다중층 상 호접속구조의 적층방향으로 교대로 마련되는 배열을 가지고,
    상기 제2더미금속구조는, 복수의 더미금속블록으로 구성되며, 상기 더미금속블록이 형성된 영역과 상기 더미금속블록이 형성되지 않은 영역이 상기 다중층 상호접속구조의 적층방향으로 교대(alternately)로 마련되는 배열을 가진 것을 특징으로 하는, 반도체장치.
  7. 상기 제6항에 있어서,
    상기 제1더미금속구조의 상기 더미금속블록은, 상기 제2더미금속구조의 상기 더미금속블록이 형성되지 않은 영역과 동일한 레벨에서 형성되고, 상기 제2더미금속구조의 상기 더미금속블록은, 상기 제1더미금속구조의 상기 더미금속블록이 형성되지 않은 영역과 동일한 레벨에서 형성되도록,
    상기 복수의, 상기 제1더미금속구조의 상기 더미금속블록과 상기 제2더미금속구조의 상기 더미금속블록이, 상기 다중층 상호접속층의 적층방향으로 교대로 배열되는 것을 특징으로 하는, 반도체장치.
  8. 제1항에 있어서,
    상기 제2더미금속구조의 상면이, 상기 다중층 상호접속층의 최상층의 상면보다 같거나 높은 레벨에 배열된 것을 특징으로 하는, 반도체장치.
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* Cited by examiner, † Cited by third party
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080099884A1 (en) * 2006-10-31 2008-05-01 Masahio Inohara Staggered guard ring structure
US7960814B2 (en) * 2007-08-08 2011-06-14 Freescale Semiconductor, Inc. Stress relief of a semiconductor device
KR101361828B1 (ko) * 2007-09-03 2014-02-12 삼성전자주식회사 반도체 디바이스, 반도체 패키지, 스택 모듈, 카드, 시스템및 반도체 디바이스의 제조 방법
US8648444B2 (en) * 2007-11-29 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer scribe line structure for improving IC reliability
JP5334459B2 (ja) * 2008-05-30 2013-11-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8373254B2 (en) * 2008-07-29 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for reducing integrated circuit corner peeling
JP2010074106A (ja) * 2008-09-22 2010-04-02 Nec Electronics Corp 半導体チップ、半導体ウェーハおよびそのダイシング方法
KR101581431B1 (ko) 2009-09-04 2015-12-30 삼성전자주식회사 가드링들을 갖는 반도체 칩들 및 그 제조방법들
US8124448B2 (en) * 2009-09-18 2012-02-28 Advanced Micro Devices, Inc. Semiconductor chip with crack deflection structure
JP2011199155A (ja) * 2010-03-23 2011-10-06 Consortium For Advanced Semiconductor Materials & Related Technologies デバイス、及びデバイスの層間剥離判定方法
JP5468445B2 (ja) 2010-03-31 2014-04-09 株式会社東芝 半導体装置及びその製造方法
JP2012227421A (ja) * 2011-04-21 2012-11-15 Elpida Memory Inc 半導体記憶装置
JP5879774B2 (ja) * 2011-06-30 2016-03-08 富士通セミコンダクター株式会社 半導体装置とその製造方法
US9059191B2 (en) * 2011-10-19 2015-06-16 International Business Machines Corporation Chamfered corner crackstop for an integrated circuit chip
US8592983B2 (en) * 2011-12-02 2013-11-26 The Boeing Company Method of integrating a plurality of benzocyclobutene layers with a substrate and an associated device
US8796855B2 (en) 2012-01-13 2014-08-05 Freescale Semiconductor, Inc. Semiconductor devices with nonconductive vias
JP5945180B2 (ja) * 2012-07-19 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP6044260B2 (ja) * 2012-10-22 2016-12-14 富士通セミコンダクター株式会社 半導体ウェハ及び半導体装置の製造方法
TWI495074B (zh) 2012-11-30 2015-08-01 Ind Tech Res Inst 減能結構
US9343411B2 (en) * 2013-01-29 2016-05-17 Intel Corporation Techniques for enhancing fracture resistance of interconnects
CN104701271A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN104752325B (zh) * 2013-12-30 2017-12-29 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法、提高晶圆切割成品率的方法
US9583410B2 (en) 2014-03-21 2017-02-28 International Business Machines Corporation Volumetric integrated circuit and volumetric integrated circuit manufacturing method
KR20150139357A (ko) * 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US20150371956A1 (en) * 2014-06-19 2015-12-24 Globalfoundries Inc. Crackstops for bulk semiconductor wafers
KR102520042B1 (ko) * 2015-11-25 2023-04-12 삼성전자주식회사 3차원 반도체 장치
CN106898589B (zh) * 2015-12-18 2020-03-17 联华电子股份有限公司 集成电路
JP2016178329A (ja) * 2016-05-26 2016-10-06 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
KR102356741B1 (ko) * 2017-05-31 2022-01-28 삼성전자주식회사 절연층들을 갖는 반도체 소자 및 그 제조 방법
JP7367669B2 (ja) * 2018-04-02 2023-10-24 株式会社ソシオネクスト 半導体装置
US11373962B2 (en) * 2020-08-14 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Advanced seal ring structure and method of making the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990023980A (ko) * 1997-08-29 1999-03-25 오카모토 세이시 반도체 장치
JP2001053148A (ja) 1999-08-09 2001-02-23 Denso Corp 半導体装置
KR20040038773A (ko) * 2002-10-30 2004-05-08 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
JP2006005288A (ja) 2004-06-21 2006-01-05 Renesas Technology Corp 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065701A (ja) 1992-06-23 1994-01-14 Fujitsu Ltd 半導体装置の製造方法
JPH09306872A (ja) 1996-05-14 1997-11-28 Sony Corp 半導体装置
TW325576B (en) * 1996-12-12 1998-01-21 Winbond Electronics Corp The manufacturing methods for die seal
JP4077987B2 (ja) 1999-07-12 2008-04-23 ローム株式会社 半導体装置の製造方法
JP4088120B2 (ja) * 2002-08-12 2008-05-21 株式会社ルネサステクノロジ 半導体装置
JP2004235548A (ja) * 2003-01-31 2004-08-19 Nec Electronics Corp 半導体装置およびその製造方法
WO2004097916A1 (ja) * 2003-04-30 2004-11-11 Fujitsu Limited 半導体装置の製造方法、半導体ウエハおよび半導体装置
CN1617312A (zh) * 2003-11-10 2005-05-18 松下电器产业株式会社 半导体器件及其制造方法
JP4222979B2 (ja) * 2004-07-28 2009-02-12 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP2008066716A (ja) * 2006-08-10 2008-03-21 Matsushita Electric Ind Co Ltd 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990023980A (ko) * 1997-08-29 1999-03-25 오카모토 세이시 반도체 장치
JP2001053148A (ja) 1999-08-09 2001-02-23 Denso Corp 半導体装置
KR20040038773A (ko) * 2002-10-30 2004-05-08 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
JP2006005288A (ja) 2004-06-21 2006-01-05 Renesas Technology Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10854517B2 (en) 2018-08-20 2020-12-01 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor chip
US11967529B2 (en) 2018-08-20 2024-04-23 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor chip

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