JP7367669B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 34
- 239000010410 layer Substances 0.000 claims description 92
- 239000011229 interlayer Substances 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 24
- 230000002093 peripheral effect Effects 0.000 claims description 17
- 230000009977 dual effect Effects 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 235000013405 beer Nutrition 0.000 claims 1
- 230000004048 modification Effects 0.000 description 75
- 238000012986 modification Methods 0.000 description 75
- 230000004888 barrier function Effects 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 238000005452 bending Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 7
- 229910017052 cobalt Inorganic materials 0.000 description 7
- 239000010941 cobalt Substances 0.000 description 7
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 7
- 229910052707 ruthenium Inorganic materials 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- KRSZDIGCQWBYNU-UHFFFAOYSA-N [Mn].[Ru] Chemical compound [Mn].[Ru] KRSZDIGCQWBYNU-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000003575 carbonaceous material Substances 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
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- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05559—Shape in side view non conformal layer on a patterned surface
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
- H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
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- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/13147—Copper [Cu] as principal constituent
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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Description
図1A~図1Cに、本発明の第1実施形態を示す。図1Aは、半導体装置1の概要を示した図である。半導体装置1は、例えば、平面視で矩形であり4つの角を有する。図1Aのように、半導体装置1は、各種回路が配置された回路領域1aと、回路領域1aの周辺に位置する周辺領域1bと、を有する。周辺領域1bは、平面視で回路領域1aを囲んで配置される。第1実施形態において、周辺領域1bには、平面視で回路領域1aを囲んで配置されたガードリング2を有する。ガードリング2は、例えば、図1Aのように、平面視で半導体装置1の端1cに沿って配置される。言い換えれば、ガードリング2は、回路領域1aと端1cとの間に位置する。なお、図1Bでは、回路領域1aに配置された配線等の構成の図示は省略している。
図3A及びBは、第1実施形態の変形例1を図示したものである。なお、図3Aでは、回路領域1aに配置された配線等の構成の図示は省略している。図1Bの例では、平面視で、溝状の多層間接続ビア241が外側に配置され、溝状のビア253が内側に配置されている。一方、本変形例1のように、平面視で、溝状の多層間接続ビア241が内側に配置され、溝状のビア253が外側に配置されている点で相違する。図1Bのガードリング2に代わって、本変形例1の構成としても良い。
図4A及びBは、第1実施形態の変形例2を図示したものである。なお、図4Aでは、回路領域1aに配置された配線等の構成の図示は省略している。変形例2のガードリング2では、多層間接続ビア241が複数配置されている。図1Bのガードリング2に代わって、本変形例2の構成としても良い。
図5A及びBは、第1実施形態の変形例3を図示したものである。なお、図5Aでは、回路領域1aに配置された配線等の構成の図示は省略している。変形例3のガードリング2では、溝状のビア253が、平面視で2本の多層間接続ビア241の間に配置されている。図1Bのガードリング2に代わって、本変形例3の構成としても良い。なお、多層間接続ビア241の本数を3本以上としても良い。また、多層間接続ビア241と、溝状のビア253とを、平面視でそれぞれを交互に配置しても良い。
図6及び図7A~7Lを用いて、第1実施形態の変形例4を説明する。図6に示すように、ガードリング2は、半導体装置1の4つの角近傍に位置し、屈曲する屈曲部2bと、2つの屈曲部2bの間に位置し、端1cに沿って位置する辺2aとを有する。なお、図6では、半導体素子1の左辺のみに辺2aを示しているが、半導体素子1の上辺、下辺、右辺においても同様の構成としても良い。また、屈曲部2bは、ガードリング2の左上の角部分のみを示しているが、左下、右下、右上の角部分も同様の構成としても良い。
図6及び図8A~8Jを用いて、第1実施形態の変形例5を説明する。図8A~8Jは、図6のガードリング2のうち、屈曲部2bの一部を拡大した平面図である。なお、図6では、屈曲部2bは、ガードリング2の左上の角部分のみを示しているが、左下、右下、右上の角部分も同様の構成としても良い。
図9A~9Dを用いて、第1実施形態の変形例6を説明する。図9A~9Dは、ガードリング2の断面構造を図示したものである。
図10A及びBを用いて、第2実施形態を説明する。本実施形態では、第1実施形態と同様に、ガードリング2は平面視で回路領域1aを囲んで配置される。
図11A及びBを用いて、第3実施形態を説明する。本実施形態では、第1実施形態と同様に、ガードリング2は平面視で回路領域1aを囲んで配置される。
図12A及びBを用いて、第4実施形態を説明する。本実施形態では、第1実施形態と同様に、ガードリング2は平面視で回路領域1aを囲んで配置される。
図13A~13Cを用いて、第5実施形態を説明する。
1a 回路領域
1b 周辺領域
1c 端
2 ガードリング
3 耐湿リング
20 基板
31、32、33、34、35、37、231、232、233、234、235、331、332、333、334、335、337 配線
41、43、241、242、243、2401、2402、2412 多層間接続ビア
50、250、350 コンタクトビア
51、52、53、54、55、251、252、253、254、255、351、252、353、354、355 ビア
71 パッド
260 開口部
Claims (12)
- 回路領域と、平面視で前記回路領域を囲んで配置される周辺領域と、を有する基板と、
前記基板上に形成された第1層間絶縁膜と、
第1層間絶縁膜上に形成された第1配線層と、
前記第1配線層上に形成された第2層間絶縁膜と、
第2層間絶縁膜上に形成された第2配線層と、
前記第2配線層上に形成された第3層間絶縁膜と、
前記第3層間絶縁膜上に形成された第3配線層と、
前記周辺領域に形成されたガードリングと、
を有し、
前記ガードリングは、前記第1配線層に形成され、平面視で前記回路領域を囲んで配置される第1配線と、前記第2配線層に形成され、平面視で前記回路領域を囲んで配置される第2配線と、前記第3配線層に形成され、平面視で前記回路領域を囲んで配置される第3配線と、前記第1配線および前記第3配線に接続するように前記第2層間絶縁膜、前記第2配線層、および前記第3層間絶縁膜を貫通し、平面視で前記基板の端に沿って溝状に配置される第1ビアと、前記第1ビアよりも前記回路領域に近い側において前記第2配線および前記第3配線を接続するように前記第3層間絶縁膜を貫通しデュアルダマシン構造により前記第3配線と一体に形成される第2ビアと、
を有することを特徴とする半導体装置。 - 前記基板は4つの角部を有する矩形であり、
前記4つの角部のそれぞれにおいて、前記ガードリングは、前記第1ビアが平面視で90度に屈曲する屈曲部を有することを特徴とする請求項1に記載の半導体装置。 - 前記基板は4つの角部を有する矩形であり、
前記4つの角部のそれぞれにおいて、前記ガードリングは、前記第1ビアが平面視で90度よりも大きい角度で複数回屈曲し、平面視で全体が90度に屈曲する屈曲部を有することを特徴とする請求項1に記載の半導体装置。 - 前記ガードリングは、前記第1配線層に形成され、平面視で前記回路領域を囲んで配置される第4配線と、前記第3配線層に形成され、平面視で前記回路領域を囲んで配置される第5配線と、
を有することを特徴とする請求項1乃至3のいずれかに記載の半導体装置。 - 前記ガードリングは、前記第4配線および前記第5配線に接続し、平面視で前記基板の端に沿って溝状に配置される第3ビアを有することを特徴とする請求項4に記載の半導体装置。
- 前記ガードリングは、前記第2配線層に形成された第6配線と、前記第4配線および前記第6配線に接続し、平面視で前記基板の端に沿って溝状に配置される第4ビアと、
前記第6配線および前記第5配線に接続し、平面視で前記基板の端に沿って溝状に配置される第5ビアと、
を有することを特徴とする請求項4に記載の半導体装置。 - 前記第4配線および前記第5配線は、平面視で、前記第1配線および前記第3配線、前記第1ビアと前記回路領域との間に位置することを特徴とする、請求項4乃至6のいずれかに記載の半導体装置。
- 前記第4配線および前記第5配線は、平面視で、前記第1配線および前記第3配線、前記第1ビアと前記基板の端との間に位置することを特徴とする、請求項4乃至6のいずれかに記載の半導体装置。
- 前記ガードリングは、前記第1配線および前記第3配線に接続し、平面視で前記基板の端に沿って溝状に配置される第6ビアを有することを特徴とする請求項1乃至3のいずれかに記載の半導体装置。
- 前記第3配線層上に形成された第4配線層を有し、
前記ガードリングは、前記第2配線層に形成され、平面視で前記回路領域を囲む第7配線と、前記第4配線層に形成され、平面視で前記回路領域を囲む第8配線と、前記第7配線および前記第8配線に接続し、前記基板の端に沿って溝状に配置される第7ビアと、を有することを特徴とする請求項1乃至3のいずれかに記載の半導体装置。 - 前記第1ビアは、平面視で前記回路領域を囲んで配置されることを特徴とする請求項1乃至10のいずれかに記載の半導体装置。
- 前記第1ビアは、平面視で不連続に配置されることを特徴とする請求項1乃至10のいずれかに記載の半導体装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201862651289P | 2018-04-02 | 2018-04-02 | |
US62/651,289 | 2018-04-02 | ||
PCT/JP2019/008591 WO2019193896A1 (ja) | 2018-04-02 | 2019-03-05 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2019193896A1 JPWO2019193896A1 (ja) | 2021-04-01 |
JP7367669B2 true JP7367669B2 (ja) | 2023-10-24 |
Family
ID=68101320
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020511656A Active JP7367669B2 (ja) | 2018-04-02 | 2019-03-05 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11488913B2 (ja) |
JP (1) | JP7367669B2 (ja) |
WO (1) | WO2019193896A1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11710694B2 (en) * | 2019-05-24 | 2023-07-25 | Intel Corporation | Integrated circuit structures with contoured interconnects |
US20210202377A1 (en) * | 2019-12-26 | 2021-07-01 | Intel Corporation | Skip level vias in metallization layers for integrated circuit devices |
CN112885778B (zh) * | 2021-01-19 | 2023-05-16 | 长鑫存储技术有限公司 | 半导体结构及其制造方法 |
CN113053828B (zh) * | 2021-03-12 | 2022-05-27 | 长鑫存储技术有限公司 | 密封环及其形成方法 |
JP2024127035A (ja) * | 2023-03-08 | 2024-09-20 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
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US20090096104A1 (en) | 2007-10-15 | 2009-04-16 | Samsung Electronics Co., Ltd. | Semiconductor device having crack stop structure |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI300971B (en) * | 2002-04-12 | 2008-09-11 | Hitachi Ltd | Semiconductor device |
JP2004153015A (ja) * | 2002-10-30 | 2004-05-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US20040238950A1 (en) | 2003-05-30 | 2004-12-02 | Agency For Science, Technology And Research | Tunable low loss transmission lines |
CN1617312A (zh) | 2003-11-10 | 2005-05-18 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
KR100995558B1 (ko) | 2007-03-22 | 2010-11-22 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
JP5332200B2 (ja) | 2007-03-22 | 2013-11-06 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
JP5259211B2 (ja) * | 2008-02-14 | 2013-08-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP5879774B2 (ja) | 2011-06-30 | 2016-03-08 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
US9589912B1 (en) | 2015-08-27 | 2017-03-07 | Globalfoundries Inc. | Integrated circuit structure with crack stop and method of forming same |
EP3185321A1 (en) | 2015-12-21 | 2017-06-28 | IMEC vzw | Semiconductor device with integrated magnetic tunnel junction |
US11018235B2 (en) | 2016-06-13 | 2021-05-25 | Imec Vzw | Vertically stacked semiconductor devices having vertical channel transistors |
-
2019
- 2019-03-05 JP JP2020511656A patent/JP7367669B2/ja active Active
- 2019-03-05 WO PCT/JP2019/008591 patent/WO2019193896A1/ja active Application Filing
-
2020
- 2020-09-29 US US17/036,409 patent/US11488913B2/en active Active
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US20090096104A1 (en) | 2007-10-15 | 2009-04-16 | Samsung Electronics Co., Ltd. | Semiconductor device having crack stop structure |
Also Published As
Publication number | Publication date |
---|---|
JPWO2019193896A1 (ja) | 2021-04-01 |
US11488913B2 (en) | 2022-11-01 |
WO2019193896A1 (ja) | 2019-10-10 |
US20210028129A1 (en) | 2021-01-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
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