JP4077987B2 - 半導体装置の製造方法 - Google Patents
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【０００１】
【発明の属する技術分野】
この発明は、たとえばＬＳＩ（大規模集積回路）などの半導体装置の製造方法に関する。特に、半導体基板上に形成された絶縁膜の表面に銅配線を配設するための方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化のために、複数の配線を層間絶縁膜を挟んで上下に積層した状態に配設する多層配線構造が従来から採用されている。
図２は、多層配線構造が採用された半導体装置の従来の製造方法を工程順に示す断面図である。半導体基板１上に形成された第１層間絶縁膜２の表面には、第１層目の配線３Ａ，３Ｂがパターン形成される。たとえば、第１層目の配線３Ａ，３Ｂがアルミニウムからなる場合には、図２(a)に示すように、窒化チタンなどからなるバリアメタル層４が第１層間絶縁膜２上に形成される。そして、そのバリアメタル層４上に配線材料からなる配線層を形成した後、この配線層およびバリアメタル層４をエッチングによってパターニングすることにより、図２(b)に示すように、第１層目の配線３Ａ，３Ｂが形成される。こうして第１層目の配線３Ａ，３Ｂが形成されると、図２(c)に示すように、たとえばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、その配線３Ａ，３Ｂが形成された第１層間絶縁膜２上に第２層間絶縁膜５が形成される。そして、その形成された第２層間絶縁膜５の表面に、第２層目の配線が形成される。
【０００３】
【発明が解決しようとする課題】
ところが、第１層目の配線３Ａ，３Ｂが形成された第１層間絶縁膜２上に、ＣＶＤ法によって第２層間絶縁膜５を形成した場合、この第２層間絶縁膜５は、図２(c)に参照符号５Ａ，５Ｂ付して示すように、第１層目の配線３Ａ，３Ｂに対向する部分における頂部が下方部に比べて側方に張り出す、いわゆるオーバーハング形状に形成される。そのため、隣接するオーバーハング形状部分５Ａ，５Ｂが互いに接触して、第２層間絶縁膜５の内部にボイド６を生じるおそれがある。
【０００４】
また、第２層間絶縁膜５上に第２層目の配線の材料からなる配線層を形成し、この配線層をエッチングによってパターニングして配線を形成する場合には、オーバーハング形状部分５Ａ，５Ｂ間に生じる溝部７に配線層が残ってしまい、いわゆるストリンガーを生じるおそれもある。
上記のボイド６やストリンガーなどの不良が生じることを防ぐためには、第２層間絶縁膜５の形成後に、たとえばＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法による平坦化処理などを実行して、第２層間絶縁膜５の表面を平坦化することが考えられる。しかしながら、このような平坦化処理を実行すると、プロセスコストが大幅に増加するといった問題を生じる。
【０００５】
そこで、この発明の目的は、上述の技術的課題を解決し、プロセスコストの増加を招くことなく、上記のボイドやストリンガーなどの不良が発生することを防止できる半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、複数の配線を積層した状態に配設する多層配線構造の半導体装置を製造するための方法であって、半導体基板上の第１絶縁膜の表面に配線パターンに対応したバリアメタルパターンを形成する工程と、上記バリアメタルパターンの側面を覆うサイドウォールを形成する工程と、上記サイドウォールの形成後、上記バリアメタルパターンの表面に、無電解めっきにおける銅析出反応の触媒となる材料からなる触媒層を形成する工程と、この触媒層の形成後に、上記バリアメタルパターンのエッジ部分における銅の成長を抑制するための成長抑制剤が添加されためっき液を用いた無電解めっきを行うことにより、上記バリアメタルパターンの表面に略台形状の断面形状を有する銅配線を形成する工程と、この銅配線の形成後に、上記第１絶縁膜および銅配線を覆う第２絶縁膜を形成する工程とを含み、上記第２絶縁膜は、上記銅配線とこの銅配線とは別の上層配線とを絶縁するための層間絶縁膜であることを特徴とする半導体装置の製造方法である。
【０００７】
上記触媒となる材料は、パラジウム、銀、プラチナ、銅または金のいずれかであってもよい。
また、上記成長抑制剤は、上記バリアメタル層に吸着可能な高分子材料であってもよく、特に、分子量が１０００以上である高分子材料であるポリエチレングリコールまたは2,2'-ビピリジルがある。
【０００８】
この発明によれば、銅配線を形成するための無電解めっきに用いられるめっき液には、バリアメタルパターンのエッジ部分における銅の成長を抑制する成長抑制剤が添加されており、バリアメタルパターン上には、略台形状の断面を有する銅配線が形成される。したがって、この銅配線上に形成される第２絶縁膜が、いわゆるオーバーハング形状に形成されるおそれがない。ゆえに、第２絶縁膜の内部にボイドなどの不良を生じるおそれがない。
【０００９】
しかも、ＣＭＰ法による平坦化処理などを実行する必要がないから、ボイドなどの不良の発生を防ぐために、プロセスコストの増加を招くといったこともない。
なお、触媒層を形成する工程の前に、バリアメタルパターンの側面を覆うサイドウォールが形成されることにより、バリアメタルパターンの側面に触媒層が形成されることを防ぐことができるから、バリアメタルパターンの側方に銅が成長することを防止できる。ゆえに、所望する形状の銅配線を良好に形成することができる。
【００１０】
また、層間絶縁膜がオーバーハング形状に形成されないので、第２絶縁膜の表面に上層配線を形成したことによってストリンガーなどの不良を生じるおそれがない。
【００１１】
請求項２記載の発明は、上記第２絶縁膜は、ＴＥＯＳからなることを特徴とする請求項１記載の半導体装置の製造方法である。
この発明によれば、ＴＥＯＳ自体が有する流動性により、より平滑な表面を有する第２絶縁膜を得ることができ、ボイドやストリンガーなどの不良を生じるおそれがさらになくなる。
【００１２】
なお、上記第２絶縁膜の材料は、ＢＰＳＧ、ＵＳＧまたはＰＳＧのいずれかであってもよい。
【００１３】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この図１に示す製造方法は、たとえば多層配線構造の半導体装置を製造するための方法であり、シリコン基板などの半導体基板１１上に形成された第１層間絶縁膜１２上に第１層目の配線１３Ａ，１３Ｂをパターン形成した後、第２層目の配線を形成するために、第１層間絶縁膜１２上に第２層間絶縁膜１４を形成するための方法である。
【００１４】
まず、図１(a)に示すように、たとえば酸化シリコンなどからなる第１層間絶縁膜１２の表面に、たとえばスパッタ法によって、窒化チタンなどからなるバリアメタル層１５が形成される。このバリアメタル層１５は、配線１３Ａ，１３Ｂの材料が第１層間絶縁膜１２中に拡散するのを防ぐためのものであり、上記した窒化チタンの他にも、たとえば窒化タンタルや窒化タングステンで構成されてもよい。
【００１５】
次いで、図１(b)に示すように、フォトリソグラフィ技術により、バリアメタル層１５の表面に、配線パターンに対応したレジストパターン１６Ａ，１６Ｂが選択的に形成される。そして、その形成されたレジストパターン１６Ａ，１６Ｂをマスクとしてバリアメタル層１５のエッチングが行われ、これにより、配線パターンに対応したバリアメタルパターン１５Ａ，１５Ｂが形成される。
【００１６】
こうしてバリアメタルパターン１５Ａ，１５Ｂが形成されると、このバリアメタルパターン１５Ａ，１５Ｂ上に残留しているレジストパターン１６Ａ，１６Ｂが除去される。その後、図１(c)に示すように、露出した第１層間絶縁膜１２およびバリアメタルパターン１５Ａ，１５Ｂの表面に、サイドウォール用膜１７がたとえばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により成膜される。サイドウォール用膜１７は、たとえば酸化シリコンなど、第１層間絶縁膜１２と同じ材料からなることが好ましい。
【００１７】
次に、図１(d)に示すように、サイドウォール用膜１７をエッチバックして、第１層間絶縁膜１２およびバリアメタルパターン１５Ａ，１５Ｂの表面を露出させる。このエッチバックでは、サイドウォール用膜１７がほぼ均一なエッチングレートで削り取られていく。このため、第１層間絶縁膜１２およびバリアメタルパターン１５Ａ，１５Ｂの表面が露出した時点で、バリアメタルパターン１５Ａ，１５Ｂの周囲には、サイドウォール用膜１７の一部が残留し、これによりサイドウォール１７Ａが形成される。
【００１８】
その後、触媒核としてのパラジウムを酸に溶かしてなる溶液中に半導体基板１１が浸漬されることにより、図１(d)に「×」を付して示すように、バリアメタルパターン１５Ａ，１５Ｂの露出した表面にパラジウム層１８が形成される。すなわち、バリアメタルパターン１５Ａ，１５Ｂの側面はサイドウォール１７Ａで覆われているから、このバリアメタルパターン１５Ａ，１５Ｂの側面にはパラジウム層１８は形成されず、バリアメタルパターン１５Ａ，１５Ｂの上面のみにパラジウム層１８が形成される。
【００１９】
なお、パラジウムを溶かしている酸は、バリアメタルパターン１５Ａ，１５Ｂの材料を溶かす（イオン化する）ことができ、かつ、第１層間絶縁膜１２を溶かすことができない性質を有するものであり、第１層間絶縁膜１２が窒化シリコンからなり、バリアメタルパターン１５Ａ，１５Ｂが窒化チタンからなる場合には、たとえばフッ酸（ＨＦ）を用いることができる。また、第１層間絶縁膜１２が酸化シリコンからなり、バリアメタルパターン１５Ａ，１５Ｂが窒化チタンからなる場合には、たとえばＨＮＯ3、ＮＨ4Ｆ、ＨＣｌを用いることができる。
【００２０】
次いで、パラジウム層１８が形成された半導体基板１１を銅イオンを含むめっき液中に浸漬させたり、半導体基板１１にめっき液をスプレーしたりすることにより、パラジウム層１８を反応開始層とする銅の無電解めっきが行われる。
無電解めっきに用いられるめっき液には、バリアメタルパターン１５Ａ，１５Ｂ（パラジウム層１８）のエッジ部分に吸着して、このエッジ部分における銅の成長を抑制することができる成長抑制剤が添加されている。これにより、無電解めっきにおいて、バリアメタルパターン１５Ａ，１５Ｂのエッジ部分における銅の成長が抑制され、図１(e)に示すように、バリアメタルパターン１５Ａ，１５Ｂ上には、略台形状の断面を有する銅配線１３Ａ，１３Ｂが形成される。
【００２１】
なお、成長抑制剤には、たとえば分子量が１０００以上である高分子材料を用いることができ、この高分子材料としては、たとえばポリエチレングリコールや2,2'-ビピリジルなどを例示することができる。
その後、図１(f)に示すように、銅配線１３Ａ，１３Ｂが形成された第１層間絶縁膜１２上に、たとえばＣＶＤ法によって第２層間絶縁膜１４が形成される。銅配線１３Ａ，１３Ｂは断面台形状に形成されているから、ＣＶＤ法によって第２層間絶縁膜１４を形成した場合でも、第２層間絶縁膜１４が、銅配線１３Ａ，１３Ｂに対向する部分における頂部が下方部に比べて側方に張り出す、いわゆるオーバーハング形状に形成されるおそれがない。ゆえに、第２層間絶縁膜１４の内部にボイドを生じたり、第２層間絶縁膜１４の表面に第２層目の配線を形成することによってストリンガーを生じたりするおそれがない。
【００２２】
なお、第２層間絶縁膜１４の材料としては、たとえばＴＥＯＳ(tetra-ethyl-ortho-silicate)を用いることが好ましい。このＴＥＯＳを用いた場合、ＴＥＯＳ自体が有する流動性により、より平滑な表面を有する第２層間絶縁膜を得ることができ、ボイドやストリンガーなどの不良が生じるおそれをさらになくすことができる。また、ＴＥＯＳの他にも、たとえば、ＢＰＳＧ(bron-phosho-silicate-grass)、ＵＳＧ(Undoped-silicate-grass)またはＰＳＧ(phosho-silicate-grass)が第２層間絶縁膜１４の材料に用いられてもよい。
【００２３】
以上のようにこの実施形態によれば、バリアメタルパターン１５Ａ，１５Ｂのエッジ部分における銅の成長を抑制する成長抑制剤をめっき液中に添加して、第１層目の銅配線１３Ａ，１３Ｂを断面台形状に形成することにより、オーバーハング形状部分を有していない第２層間絶縁膜１４を得ることができる。ゆえに、第２層間絶縁膜１４にボイドなどの不良を生じるおそれがない。また、第２層間絶縁膜１４がオーバーハング形状部分を有していないので、この第２層間絶縁膜１４の表面に第２層目の配線を形成することによってストリンガーなどの不良を生じるおそれもない。
【００２４】
しかも、ＣＭＰ法による平坦化処理などを実行する必要がないから、プロセスコストの増加を招くこともない。
この発明の一実施形態の説明は以上のとおりであるが、この発明は、上述の一実施形態に限定されるものではない。たとえば、上述の実施形態では、無電解めっきにおける触媒核としてパラジウムを例示したが、パラジウム以外にも、銀、プラチナ、銅、金などを触媒核として用いることができる。
【００２５】
また、上述の実施形態では、この発明が多層配線構造の半導体装置を製造するための方法に適用された場合を例にとって説明したが、この発明は、たとえば、第１絶縁膜上に銅配線が形成され、その銅配線および第１層間絶縁膜の表面が第２絶縁膜としての表面保護膜で覆われた単層配線構造の半導体装置を製造するための方法に適用することもできる。
【００２６】
その他、特許請求の範囲に記載された事項の範囲内で種々の設計変更を施すことができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】多層配線構造が採用された半導体装置の従来の製造方法を工程順に示す断面図である。
【符号の説明】
１１ 半導体基板
１２ 第１層間絶縁膜（第１絶縁膜）
１３Ａ，１３Ｂ 銅配線
１４ 第２層間絶縁膜（第２絶縁膜）
１５ バリアメタル層
１６Ａ，１６Ｂ レジストパターン
１７Ａ サイドウォール
１８ パラジウム層（触媒層）
【発明の属する技術分野】
この発明は、たとえばＬＳＩ（大規模集積回路）などの半導体装置の製造方法に関する。特に、半導体基板上に形成された絶縁膜の表面に銅配線を配設するための方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化のために、複数の配線を層間絶縁膜を挟んで上下に積層した状態に配設する多層配線構造が従来から採用されている。
図２は、多層配線構造が採用された半導体装置の従来の製造方法を工程順に示す断面図である。半導体基板１上に形成された第１層間絶縁膜２の表面には、第１層目の配線３Ａ，３Ｂがパターン形成される。たとえば、第１層目の配線３Ａ，３Ｂがアルミニウムからなる場合には、図２(a)に示すように、窒化チタンなどからなるバリアメタル層４が第１層間絶縁膜２上に形成される。そして、そのバリアメタル層４上に配線材料からなる配線層を形成した後、この配線層およびバリアメタル層４をエッチングによってパターニングすることにより、図２(b)に示すように、第１層目の配線３Ａ，３Ｂが形成される。こうして第１層目の配線３Ａ，３Ｂが形成されると、図２(c)に示すように、たとえばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、その配線３Ａ，３Ｂが形成された第１層間絶縁膜２上に第２層間絶縁膜５が形成される。そして、その形成された第２層間絶縁膜５の表面に、第２層目の配線が形成される。
【０００３】
【発明が解決しようとする課題】
ところが、第１層目の配線３Ａ，３Ｂが形成された第１層間絶縁膜２上に、ＣＶＤ法によって第２層間絶縁膜５を形成した場合、この第２層間絶縁膜５は、図２(c)に参照符号５Ａ，５Ｂ付して示すように、第１層目の配線３Ａ，３Ｂに対向する部分における頂部が下方部に比べて側方に張り出す、いわゆるオーバーハング形状に形成される。そのため、隣接するオーバーハング形状部分５Ａ，５Ｂが互いに接触して、第２層間絶縁膜５の内部にボイド６を生じるおそれがある。
【０００４】
また、第２層間絶縁膜５上に第２層目の配線の材料からなる配線層を形成し、この配線層をエッチングによってパターニングして配線を形成する場合には、オーバーハング形状部分５Ａ，５Ｂ間に生じる溝部７に配線層が残ってしまい、いわゆるストリンガーを生じるおそれもある。
上記のボイド６やストリンガーなどの不良が生じることを防ぐためには、第２層間絶縁膜５の形成後に、たとえばＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法による平坦化処理などを実行して、第２層間絶縁膜５の表面を平坦化することが考えられる。しかしながら、このような平坦化処理を実行すると、プロセスコストが大幅に増加するといった問題を生じる。
【０００５】
そこで、この発明の目的は、上述の技術的課題を解決し、プロセスコストの増加を招くことなく、上記のボイドやストリンガーなどの不良が発生することを防止できる半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、複数の配線を積層した状態に配設する多層配線構造の半導体装置を製造するための方法であって、半導体基板上の第１絶縁膜の表面に配線パターンに対応したバリアメタルパターンを形成する工程と、上記バリアメタルパターンの側面を覆うサイドウォールを形成する工程と、上記サイドウォールの形成後、上記バリアメタルパターンの表面に、無電解めっきにおける銅析出反応の触媒となる材料からなる触媒層を形成する工程と、この触媒層の形成後に、上記バリアメタルパターンのエッジ部分における銅の成長を抑制するための成長抑制剤が添加されためっき液を用いた無電解めっきを行うことにより、上記バリアメタルパターンの表面に略台形状の断面形状を有する銅配線を形成する工程と、この銅配線の形成後に、上記第１絶縁膜および銅配線を覆う第２絶縁膜を形成する工程とを含み、上記第２絶縁膜は、上記銅配線とこの銅配線とは別の上層配線とを絶縁するための層間絶縁膜であることを特徴とする半導体装置の製造方法である。
【０００７】
上記触媒となる材料は、パラジウム、銀、プラチナ、銅または金のいずれかであってもよい。
また、上記成長抑制剤は、上記バリアメタル層に吸着可能な高分子材料であってもよく、特に、分子量が１０００以上である高分子材料であるポリエチレングリコールまたは2,2'-ビピリジルがある。
【０００８】
この発明によれば、銅配線を形成するための無電解めっきに用いられるめっき液には、バリアメタルパターンのエッジ部分における銅の成長を抑制する成長抑制剤が添加されており、バリアメタルパターン上には、略台形状の断面を有する銅配線が形成される。したがって、この銅配線上に形成される第２絶縁膜が、いわゆるオーバーハング形状に形成されるおそれがない。ゆえに、第２絶縁膜の内部にボイドなどの不良を生じるおそれがない。
【０００９】
しかも、ＣＭＰ法による平坦化処理などを実行する必要がないから、ボイドなどの不良の発生を防ぐために、プロセスコストの増加を招くといったこともない。
なお、触媒層を形成する工程の前に、バリアメタルパターンの側面を覆うサイドウォールが形成されることにより、バリアメタルパターンの側面に触媒層が形成されることを防ぐことができるから、バリアメタルパターンの側方に銅が成長することを防止できる。ゆえに、所望する形状の銅配線を良好に形成することができる。
【００１０】
また、層間絶縁膜がオーバーハング形状に形成されないので、第２絶縁膜の表面に上層配線を形成したことによってストリンガーなどの不良を生じるおそれがない。
【００１１】
請求項２記載の発明は、上記第２絶縁膜は、ＴＥＯＳからなることを特徴とする請求項１記載の半導体装置の製造方法である。
この発明によれば、ＴＥＯＳ自体が有する流動性により、より平滑な表面を有する第２絶縁膜を得ることができ、ボイドやストリンガーなどの不良を生じるおそれがさらになくなる。
【００１２】
なお、上記第２絶縁膜の材料は、ＢＰＳＧ、ＵＳＧまたはＰＳＧのいずれかであってもよい。
【００１３】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この図１に示す製造方法は、たとえば多層配線構造の半導体装置を製造するための方法であり、シリコン基板などの半導体基板１１上に形成された第１層間絶縁膜１２上に第１層目の配線１３Ａ，１３Ｂをパターン形成した後、第２層目の配線を形成するために、第１層間絶縁膜１２上に第２層間絶縁膜１４を形成するための方法である。
【００１４】
まず、図１(a)に示すように、たとえば酸化シリコンなどからなる第１層間絶縁膜１２の表面に、たとえばスパッタ法によって、窒化チタンなどからなるバリアメタル層１５が形成される。このバリアメタル層１５は、配線１３Ａ，１３Ｂの材料が第１層間絶縁膜１２中に拡散するのを防ぐためのものであり、上記した窒化チタンの他にも、たとえば窒化タンタルや窒化タングステンで構成されてもよい。
【００１５】
次いで、図１(b)に示すように、フォトリソグラフィ技術により、バリアメタル層１５の表面に、配線パターンに対応したレジストパターン１６Ａ，１６Ｂが選択的に形成される。そして、その形成されたレジストパターン１６Ａ，１６Ｂをマスクとしてバリアメタル層１５のエッチングが行われ、これにより、配線パターンに対応したバリアメタルパターン１５Ａ，１５Ｂが形成される。
【００１６】
こうしてバリアメタルパターン１５Ａ，１５Ｂが形成されると、このバリアメタルパターン１５Ａ，１５Ｂ上に残留しているレジストパターン１６Ａ，１６Ｂが除去される。その後、図１(c)に示すように、露出した第１層間絶縁膜１２およびバリアメタルパターン１５Ａ，１５Ｂの表面に、サイドウォール用膜１７がたとえばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により成膜される。サイドウォール用膜１７は、たとえば酸化シリコンなど、第１層間絶縁膜１２と同じ材料からなることが好ましい。
【００１７】
次に、図１(d)に示すように、サイドウォール用膜１７をエッチバックして、第１層間絶縁膜１２およびバリアメタルパターン１５Ａ，１５Ｂの表面を露出させる。このエッチバックでは、サイドウォール用膜１７がほぼ均一なエッチングレートで削り取られていく。このため、第１層間絶縁膜１２およびバリアメタルパターン１５Ａ，１５Ｂの表面が露出した時点で、バリアメタルパターン１５Ａ，１５Ｂの周囲には、サイドウォール用膜１７の一部が残留し、これによりサイドウォール１７Ａが形成される。
【００１８】
その後、触媒核としてのパラジウムを酸に溶かしてなる溶液中に半導体基板１１が浸漬されることにより、図１(d)に「×」を付して示すように、バリアメタルパターン１５Ａ，１５Ｂの露出した表面にパラジウム層１８が形成される。すなわち、バリアメタルパターン１５Ａ，１５Ｂの側面はサイドウォール１７Ａで覆われているから、このバリアメタルパターン１５Ａ，１５Ｂの側面にはパラジウム層１８は形成されず、バリアメタルパターン１５Ａ，１５Ｂの上面のみにパラジウム層１８が形成される。
【００１９】
なお、パラジウムを溶かしている酸は、バリアメタルパターン１５Ａ，１５Ｂの材料を溶かす（イオン化する）ことができ、かつ、第１層間絶縁膜１２を溶かすことができない性質を有するものであり、第１層間絶縁膜１２が窒化シリコンからなり、バリアメタルパターン１５Ａ，１５Ｂが窒化チタンからなる場合には、たとえばフッ酸（ＨＦ）を用いることができる。また、第１層間絶縁膜１２が酸化シリコンからなり、バリアメタルパターン１５Ａ，１５Ｂが窒化チタンからなる場合には、たとえばＨＮＯ3、ＮＨ4Ｆ、ＨＣｌを用いることができる。
【００２０】
次いで、パラジウム層１８が形成された半導体基板１１を銅イオンを含むめっき液中に浸漬させたり、半導体基板１１にめっき液をスプレーしたりすることにより、パラジウム層１８を反応開始層とする銅の無電解めっきが行われる。
無電解めっきに用いられるめっき液には、バリアメタルパターン１５Ａ，１５Ｂ（パラジウム層１８）のエッジ部分に吸着して、このエッジ部分における銅の成長を抑制することができる成長抑制剤が添加されている。これにより、無電解めっきにおいて、バリアメタルパターン１５Ａ，１５Ｂのエッジ部分における銅の成長が抑制され、図１(e)に示すように、バリアメタルパターン１５Ａ，１５Ｂ上には、略台形状の断面を有する銅配線１３Ａ，１３Ｂが形成される。
【００２１】
なお、成長抑制剤には、たとえば分子量が１０００以上である高分子材料を用いることができ、この高分子材料としては、たとえばポリエチレングリコールや2,2'-ビピリジルなどを例示することができる。
その後、図１(f)に示すように、銅配線１３Ａ，１３Ｂが形成された第１層間絶縁膜１２上に、たとえばＣＶＤ法によって第２層間絶縁膜１４が形成される。銅配線１３Ａ，１３Ｂは断面台形状に形成されているから、ＣＶＤ法によって第２層間絶縁膜１４を形成した場合でも、第２層間絶縁膜１４が、銅配線１３Ａ，１３Ｂに対向する部分における頂部が下方部に比べて側方に張り出す、いわゆるオーバーハング形状に形成されるおそれがない。ゆえに、第２層間絶縁膜１４の内部にボイドを生じたり、第２層間絶縁膜１４の表面に第２層目の配線を形成することによってストリンガーを生じたりするおそれがない。
【００２２】
なお、第２層間絶縁膜１４の材料としては、たとえばＴＥＯＳ(tetra-ethyl-ortho-silicate)を用いることが好ましい。このＴＥＯＳを用いた場合、ＴＥＯＳ自体が有する流動性により、より平滑な表面を有する第２層間絶縁膜を得ることができ、ボイドやストリンガーなどの不良が生じるおそれをさらになくすことができる。また、ＴＥＯＳの他にも、たとえば、ＢＰＳＧ(bron-phosho-silicate-grass)、ＵＳＧ(Undoped-silicate-grass)またはＰＳＧ(phosho-silicate-grass)が第２層間絶縁膜１４の材料に用いられてもよい。
【００２３】
以上のようにこの実施形態によれば、バリアメタルパターン１５Ａ，１５Ｂのエッジ部分における銅の成長を抑制する成長抑制剤をめっき液中に添加して、第１層目の銅配線１３Ａ，１３Ｂを断面台形状に形成することにより、オーバーハング形状部分を有していない第２層間絶縁膜１４を得ることができる。ゆえに、第２層間絶縁膜１４にボイドなどの不良を生じるおそれがない。また、第２層間絶縁膜１４がオーバーハング形状部分を有していないので、この第２層間絶縁膜１４の表面に第２層目の配線を形成することによってストリンガーなどの不良を生じるおそれもない。
【００２４】
しかも、ＣＭＰ法による平坦化処理などを実行する必要がないから、プロセスコストの増加を招くこともない。
この発明の一実施形態の説明は以上のとおりであるが、この発明は、上述の一実施形態に限定されるものではない。たとえば、上述の実施形態では、無電解めっきにおける触媒核としてパラジウムを例示したが、パラジウム以外にも、銀、プラチナ、銅、金などを触媒核として用いることができる。
【００２５】
また、上述の実施形態では、この発明が多層配線構造の半導体装置を製造するための方法に適用された場合を例にとって説明したが、この発明は、たとえば、第１絶縁膜上に銅配線が形成され、その銅配線および第１層間絶縁膜の表面が第２絶縁膜としての表面保護膜で覆われた単層配線構造の半導体装置を製造するための方法に適用することもできる。
【００２６】
その他、特許請求の範囲に記載された事項の範囲内で種々の設計変更を施すことができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】多層配線構造が採用された半導体装置の従来の製造方法を工程順に示す断面図である。
【符号の説明】
１１ 半導体基板
１２ 第１層間絶縁膜（第１絶縁膜）
１３Ａ，１３Ｂ 銅配線
１４ 第２層間絶縁膜（第２絶縁膜）
１５ バリアメタル層
１６Ａ，１６Ｂ レジストパターン
１７Ａ サイドウォール
１８ パラジウム層（触媒層）
Claims (2)
- 複数の配線を積層した状態に配設する多層配線構造の半導体装置を製造するための方法であって、
半導体基板上の第１絶縁膜の表面に配線パターンに対応したバリアメタルパターンを形成する工程と、
上記バリアメタルパターンの側面を覆うサイドウォールを形成する工程と、
上記サイドウォールの形成後、上記バリアメタルパターンの表面に、無電解めっきにおける銅析出反応の触媒となる材料からなる触媒層を形成する工程と、
この触媒層の形成後に、上記バリアメタルパターンのエッジ部分における銅の成長を抑制するための成長抑制剤が添加されためっき液を用いた無電解めっきを行うことにより、上記バリアメタルパターンの表面に略台形状の断面形状を有する銅配線を形成する工程と、
この銅配線の形成後に、上記第１絶縁膜および銅配線を覆う第２絶縁膜を形成する工程とを含み、
上記第２絶縁膜は、上記銅配線とこの銅配線とは別の上層配線とを絶縁するための層間絶縁膜であることを特徴とする半導体装置の製造方法。 - 上記第２絶縁膜は、ＴＥＯＳからなることを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19718199A JP4077987B2 (ja) | 1999-07-12 | 1999-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP19718199A JP4077987B2 (ja) | 1999-07-12 | 1999-07-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001023933A JP2001023933A (ja) | 2001-01-26 |
| JP4077987B2 true JP4077987B2 (ja) | 2008-04-23 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19718199A Expired - Fee Related JP4077987B2 (ja) | 1999-07-12 | 1999-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4077987B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4559818B2 (ja) * | 2004-04-30 | 2010-10-13 | アルプス電気株式会社 | シリコン基板の無電解めっき方法およびシリコン基板上の金属層形成方法 |
| JP5175066B2 (ja) | 2006-09-15 | 2013-04-03 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6169500B2 (ja) * | 2014-01-31 | 2017-07-26 | 東京エレクトロン株式会社 | 無電解めっき方法、無電解めっき装置および記憶媒体 |
-
1999
- 1999-07-12 JP JP19718199A patent/JP4077987B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001023933A (ja) | 2001-01-26 |
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