JP4128698B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、たとえばＬＳＩ（大規模集積回路）などの半導体装置の製造方法に関する。特に、半導体基板上に形成された絶縁膜の表面に銅配線を配設するための方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化に伴い、配線のさらなる微細化が要求されてきており、この配線の微細化による配線抵抗の増大を抑えるため、配線材料として、従来から適用されてきたアルミニウムに代えて、より導電性の高い銅を適用することが検討されている。
【０００３】
銅配線は、銅がドライエッチングなどによる微細なパターニングが困難であることから、いわゆるダマシン法によって形成される。このダマシン法では、絶縁膜に配線パターンに対応した微細な溝が形成され、この溝が形成された絶縁膜上に、窒化チタンなどからなるバリアメタル層および銅のシード層が積層される。そして、その積層されたシード膜上に、たとえば電解めっき法によって銅層が形成される。その後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法による表面の平坦化処理が行われることにより、溝外の銅層、シード層およびバリアメタル層が除去されて、溝内に埋設された微細な銅配線パターンが得られる。
【０００４】
【発明が解決しようとする課題】
ＣＭＰ法による平坦化処理における銅の研磨レートは、バリアメタル層の研磨レートよりも大きいため、溝外のバリアメタル層を除去する過程で、溝内の銅の研磨が進み、その結果、ディッシングやエロージョンといった不良が生じる。また、ＣＭＰ法による平坦化処理は、プロセスコストが高価であるといった問題もある。
【０００５】
このような問題を解消するため、本願発明者は、ダマシン法ではなく、無電解めっき法を利用することにより、絶縁膜の表面上に突出した状態に銅配線パターンを形成する方法を考えた。すなわち、図２(a)に示すように、半導体基板１上に形成された絶縁膜２の表面に、たとえばスパッタ法によって、窒化チタンなどからなるバリアメタル層３を形成する。次いで、図２(b)に示すように、バリアメタル層３の表面にレジスト膜４をパターン形成した後、このレジスト膜４をマスクとしてエッチングを行う。これにより、図２(c)に示すように、配線パターンに対応したバリアメタル層３のパターンが得られる。そして、パラジウムなどの触媒核とフッ酸などの酸性溶液との混合溶液中に浸漬させることにより、図２(c)に「×」を付して示すように、バリアメタル層３の表面に触媒核を付着させる。その後、この半導体基板１を銅イオンを含むめっき液に浸漬させて、バリアメタル層３上に銅を選択的に成長させることにより、銅配線パターン５を得ることができる。
【０００６】
しかしながら、上記の方法では、パターニングされたバリアメタル層３の側面にも触媒核が付着するため、図２(d)に示すように、バリアメタル層３の側方にも銅が成長してしまう。そのため、隣接して形成された配線が互いに接触して、配線間ショートを生じるおそれがある。
そこで、この発明の目的は、上述の技術的課題を解決し、配線間ショートなどの不良を発生するおそれがない半導体装置の製造方法を提供することである。
【０００７】
【課題を解決するための手段および発明の効果】
上記の目的を達成するための請求項１記載の発明は、半導体基板上の絶縁膜の表面に無電解めっきにより銅配線を形成して半導体装置を製造するための方法であって、上記絶縁膜の表面に配線パターンに対応したバリアメタル層を選択的に形成する工程と、上記バリアメタル層およびこのバリアメタル層が形成された絶縁膜の表面にサイドウォール用膜を成膜する工程と、上記サイドウォール用膜を、上記絶縁膜および上記バリアメタル層の表面が露出する時点までエッチバックし、上記バリアメタル層の側面を覆うサイドウォールを形成する工程と、上記サイドウォールの形成後、上記バリアメタル層の表面に、無電解めっきにおける銅析出反応の触媒となる材料からなる触媒層を形成する工程と、上記サイドウォールおよび触媒層の形成後に、上記バリアメタル層のエッジ部分における銅の成長を抑制するための成長抑制剤が添加されためっき液を用いた無電解めっきを行うことにより、上記バリアメタル層の表面に銅配線を形成する工程とを含むことを特徴とする半導体装置の製造方法である。
【０００８】
この発明によれば、銅配線を形成するための無電解めっきで用いられるめっき液には、バリアメタル層のエッジ部分における銅の成長を抑制するための成長抑制剤が添加されている。したがって、めっき液中に添加された成長抑制剤の働きにより、バリアメタル層のエッジ部分における銅の成長が進みすぎることを防止でき、銅配線がバリアメタル層上から側方にはみ出して形成されることを防止できる。これにより、隣接する銅配線同士の接触による配線ショートが生じるおそれをなくすことができる。
また、銅配線の形成に先立って、バリアメタル層の周囲にサイドウォールが形成されることにより、バリアメタル層の側面に銅が析出することを防止できるから、バリアメタル層の側方に銅が成長することを防止できる。したがって、隣接する銅配線同士の接触による配線ショートの発生を一層防止することができる。
また、バリアメタル層上からはみ出ることなく、所望する寸法通りに銅配線を形成できるから、半導体装置の高集積化に伴う配線の微細化の要求に応えることができる。
また、上記サイドウォールを形成する工程は、上記触媒層を形成する工程の前に行われるので、バリアメタル層の側面に触媒層が形成されることを防止でき、バリアメタル層の側面に銅が析出することをより確実に防止できる。
【０００９】
なお、上記触媒となる材料は、パラジウム、銀、プラチナ、銅または金のいずれかであってもよい。
また、請求項２のように、上記成長抑制剤は、上記バリアメタル層に吸着可能な高分子材料であってもよく、特に、分子量が１０００以上である高分子材料であるポリエチレングリコールまたは2,2'-ビピリジルがある。
【００１２】
上記サイドウォールは、上記絶縁膜と同じ材料で形成されていることが好ましい。こうすることにより、無電解めっき時において、サイドウォールがめっき液による溶解などのダメージを受けるおそれをなくすことができる。
【００１３】
【発明の実施の形態】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。この図１に示す製造方法は、シリコン基板などの半導体基板１１上に形成された表面保護膜１２上に銅配線１３をパターン形成するための方法である。
【００１４】
まず、図１(a)に示すように、たとえば酸化シリコンなどからなる表面保護膜１２の表面に、たとえばスパッタ法によって、窒化チタンなどからなるバリアメタル層１４が形成される。このバリアメタル層１４は、銅配線１３の材料である銅が表面保護膜１２中に拡散するのを防ぐためのものであり、上記した窒化チタンの他にも、たとえば窒化タンタルや窒化タングステンで構成されてもよい。
【００１５】
次いで、図１(b)に示すように、フォトリソグラフィ技術により、バリアメタル層１４の表面に、配線パターンに対応したレジスト膜１５がパターン形成される。そして、その形成されたレジスト膜１５をマスクとしてバリアメタル層１４のエッチングが行われ、配線パターンに対応したバリアメタル層１４のパターンが形成される。
【００１６】
こうしてバリアメタル層１４がパターン形成されると、バリアメタル層１４上に残留しているレジスト膜１５が除去される。その後、図１(c)に示すように、露出した表面保護膜１２およびバリアメタル層１４の表面に、サイドウォール用膜１６がたとえばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により成膜される。サイドウォール用膜１６は、たとえば酸化シリコンなど、表面保護膜１２と同じ材料からなることが好ましい。
【００１７】
次に、図１(d)に示すように、サイドウォール用膜１６をエッチバックして、表面保護膜１２およびバリアメタル層１４の表面を露出させる。このエッチバックでは、サイドウォール用膜１６がほぼ均一なエッチングレートで削り取られていく。このため、表面保護膜１２およびバリアメタル層１４の表面が露出した時点で、バリアメタル層１４の周囲には、サイドウォール用膜１６の一部が残留し、これによりサイドウォール１６Ａが形成される。
【００１８】
その後、触媒核としてのパラジウムを酸に溶かしてなる溶液中に半導体基板１１が浸漬されることにより、図１(d)に「×」を付して示すように、バリアメタル層１４の露出した表面にパラジウム層１７が形成される。すなわち、バリアメタル層１４の側面はサイドウォール１６Ａで覆われているから、このバリアメタル層１４の側面にはパラジウム層１７は形成されず、バリアメタル層１４の上面のみにパラジウム層１７が形成される。
【００１９】
なお、パラジウムを溶かしている酸は、バリアメタル層１４の材料を溶かす（イオン化する）ことができ、かつ、表面保護膜１２を溶かすことができない性質を有するものであり、表面保護膜１２が酸化シリコンからなり、バリアメタル層１４が窒化チタンからなる場合には、たとえば硝酸（ＨＮＯ3）、フッ化アンモニウム（ＮＨ4Ｆ）、塩酸（ＨＣｌ）を用いることができる。
【００２０】
次いで、パラジウム層１７が形成された半導体基板１１を銅イオンを含むめっき液中に浸漬させたり、半導体基板１１にめっき液をスプレーしたりすることにより、パラジウム層１７を反応開始層とする銅の無電解めっきが行われ、パラジウム層１７が形成されたバリアメタル層１４上に銅が選択的に析出させられる。これにより、図１(e)に示すように、銅配線１３がバリアメタル層１４上に隆起した状態に形成される。
【００２１】
めっき液中に半導体基板１１を浸漬させて無電解めっきを行うと、バリアメタル層１４（パラジウム層１７）のエッジ部分に銅イオンが多く集まるため、バリアメタル層１４の中央部上における銅の成長よりもエッジ部分上における銅の成長が速くなり、バリアメタル層１４上に銅配線１３がマッシュルーム状に形成されるおそれがある。銅配線１３がマッシュルーム状に形成されると、隣接する銅配線１３が互いに接触して、配線間ショートを生じるおそれがある。
【００２２】
そこで、この実施形態では、無電解めっきに用いられるめっき液中に、バリアメタル層１４（パラジウム層１７）の表面に吸着して、バリアメタル層１４上における銅の成長を抑制することができる成長抑制剤が添加されている。これにより、バリアメタル層１４のエッジ部分における銅の成長を制御することができ、銅配線１３がマッシュルーム状に形成されるおそれをなくすことができる。
【００２３】
なお、成長抑制剤には、たとえば分子量が１０００以上である高分子材料を用いることができ、この高分子材料としては、たとえばポリエチレングリコールや2,2'-ビピリジルなどを例示することができる。
以上のようにこの実施形態に係る半導体装置の製造方法では、めっき液中に添加された成長抑制剤の働きにより、バリアメタル層１４のエッジ部分における銅の成長が進みすぎることを防止でき、銅配線１３がマッシュルーム状に形成されることを防止できる。これにより、隣接する銅配線同士の接触による配線ショートが生じるおそれをなくすことができる。
【００２４】
また、銅配線１３の形成のための無電解めっきに先立って、バリアメタル層１４の周囲にサイドウォール１６Ａが形成される。これにより、バリアメタル層１４の側面にパラジウム層１７が形成されることがないから、無電解めっき工程でバリアメタル層１４の側方に銅が成長することを防止できる。したがって、隣接する銅配線同士の接触による配線ショートの発生を一層防止することができる。
【００２５】
さらには、バリアメタル層１４上からはみ出ることなく、所望する寸法通りに銅配線１３を形成できるから、半導体装置の高集積化に伴う配線の微細化の要求に応えることができる。
この発明の一実施形態の説明は以上のとおりであるが、この発明は、上述の一実施形態に限定されるものではない。たとえば、上述の実施形態では、無電解めっきにおける触媒核としてパラジウムを例示したが、パラジウム以外にも、銀、プラチナ、銅、金などを触媒核として用いることができる。
【００２６】
その他、特許請求の範囲に記載された事項の範囲内で種々の設計変更を施すことができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】無電解めっき法による銅配線の形成方法の一例を工程順に示す断面図である。
【符号の説明】
１１ 半導体基板
１２ 表面保護膜（絶縁膜）
１３ 銅配線
１４ バリアメタル層
１６ サイドウォール用膜
１６Ａ サイドウォール
１７ パラジウム層（触媒層）
Claims (2)
- 半導体基板上の絶縁膜の表面に無電解めっきにより銅配線を形成して半導体装置を製造するための方法であって、
上記絶縁膜の表面に配線パターンに対応したバリアメタル層を選択的に形成する工程と、
上記バリアメタル層およびこのバリアメタル層が形成された絶縁膜の表面にサイドウォール用膜を成膜する工程と、
上記サイドウォール用膜を、上記絶縁膜および上記バリアメタル層の表面が露出する時点までエッチバックし、上記バリアメタル層の側面を覆うサイドウォールを形成する工程と、
上記サイドウォールの形成後、上記バリアメタル層の表面に、無電解めっきにおける銅析出反応の触媒となる材料からなる触媒層を形成する工程と、
上記サイドウォールおよび触媒層の形成後に、上記バリアメタル層のエッジ部分における銅の成長を抑制するための成長抑制剤が添加されためっき液を用いた無電解めっきを行うことにより、上記バリアメタル層の表面に銅配線を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 上記成長抑制剤は、上記バリアメタル層に吸着可能な高分子材料であることを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19718299A JP4128698B2 (ja) | 1999-07-12 | 1999-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19718299A JP4128698B2 (ja) | 1999-07-12 | 1999-07-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
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| JP2001023987A JP2001023987A (ja) | 2001-01-26 |
| JP4128698B2 true JP4128698B2 (ja) | 2008-07-30 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP (1) | JP4128698B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US11230767B2 (en) | 2016-10-27 | 2022-01-25 | Tokyo Electron Limited | Plating method, plating apparatus and recording medium |
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1999
- 1999-07-12 JP JP19718299A patent/JP4128698B2/ja not_active Expired - Lifetime
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|---|---|
| JP2001023987A (ja) | 2001-01-26 |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080129 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080227 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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