CN114121779A - 制备双大马士革结构的方法 - Google Patents

制备双大马士革结构的方法 Download PDF

Info

Publication number
CN114121779A
CN114121779A CN202010907015.1A CN202010907015A CN114121779A CN 114121779 A CN114121779 A CN 114121779A CN 202010907015 A CN202010907015 A CN 202010907015A CN 114121779 A CN114121779 A CN 114121779A
Authority
CN
China
Prior art keywords
dielectric layer
layer
conductive metal
hole
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010907015.1A
Other languages
English (en)
Inventor
康大沃
高建峰
李俊杰
张月
卢一泓
刘卫兵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Zhenxin Beijing Semiconductor Co Ltd
Original Assignee
Institute of Microelectronics of CAS
Zhenxin Beijing Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS, Zhenxin Beijing Semiconductor Co Ltd filed Critical Institute of Microelectronics of CAS
Priority to CN202010907015.1A priority Critical patent/CN114121779A/zh
Publication of CN114121779A publication Critical patent/CN114121779A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry

Abstract

本发明提供一种制备双大马士革结构的方法。所述方法包括：在半导体衬底上依次形成第一介质层和第二介质层；在第二介质层上涂布光刻胶层，并进行曝光和显影，以形成双大马士革结构通孔的图案；以图案化的光刻胶层为掩膜对第一介质层和第二介质层进行整体刻蚀，以形成贯穿第一介质层和第二介质层的通孔；以图案化的光刻胶层为掩膜在横向方向上对第二介质层进行选择性刻蚀，以在第二介质层中形成沟槽；去除光刻胶层，在形成的通孔和沟槽内填充导电金属。本发明在制备双大马士革结构时，只进行一次光刻工艺。

Description

制备双大马士革结构的方法
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种制备双大马士革结构的方法。
背景技术
随着集成电路制造技术的不断发展，半导体芯片的特征尺寸不断减小，芯片内的金属连线也越来越细，层次越来越多。这就使得由连接电阻和连线间介质层电容产生的电阻-电容延迟(RC delay)对芯片速度的影响越来越大。因此，设法减少连线电阻及降低连线间电容，已成为进一步提高芯片速度的关键。
为了解决RC delay的问题，业内采取的措施为：(1)使用符合IC工艺的低介电材料(介电常数小于3.0)，使多重金属内连线间的介质层的介电常数比硅更低，从而降低寄生电容；(2)采用铜取代铝作为互连线的导电材料，降低电阻。
由于铜难以被刻蚀，因此提出了被称为双大马士革(Dual Damascene)结构的布线方式。所谓双大马士革结构是指：先在介质层中开出互连沟槽和通孔，然后通过电镀或者化学镀铜在互连沟槽和通孔中淀积铜，再利用化学机械抛光(CMP)将多余的铜去除。
通常制作双大马士革结构的方法是采用全通孔优先法(Full Via First)，该工艺在形成通孔和形成沟槽时需要进行两次光刻工艺，因此产品的制备时间会变长。
发明内容
有鉴于此，本发明提供一种制备双大马士革结构的方法，能够简化工艺流程，缩短制备时间。
本发明提供一种制备双大马士革结构的方法，包括：
提供半导体衬底，在所述半导体衬底上依次形成第一介质层和第二介质层；
在所述第二介质层上涂布光刻胶层，并进行曝光和显影，以形成双大马士革结构通孔的图案；
以图案化的光刻胶层为掩膜对所述第一介质层和所述第二介质层进行整体刻蚀，以形成贯穿所述第一介质层和所述第二介质层的通孔；
以图案化的光刻胶层为掩膜在横向方向上对所述第二介质层进行选择性刻蚀，以在所述第二介质层中形成沟槽；
去除所述光刻胶层，在形成的所述通孔和沟槽内填充导电金属。
可选地，其中对所述第二介质层进行选择性刻蚀，包括：
使用具有高刻蚀选择比的刻蚀溶液对所述第二介质层进行湿法刻蚀。
可选地，所述第二介质层为氮化物薄膜。
可选地，所述第一介质层为氧化物薄膜。
可选地，所述沟槽的尺寸不超过所述通孔的尺寸的2倍。
可选地，在形成的所述通孔和沟槽内填充导电金属包括：
在所述通孔和沟槽的底部和侧壁处生长金属阻挡层和粘附层；
沉积导电金属材料，所述导电金属材料充满所述通孔和沟槽内部并覆盖所述第二介质层表面；
利用化学机械抛光工艺去除所述第二介质层表面的导电金属材料，留下所述通孔和沟槽内的导电金属材料。
可选地，在形成的所述通孔和沟槽内填充导电金属之后，还包括：
沉积覆盖层，以覆盖所述导电金属。
可选地，所述覆盖层为氮化硅。
可选地，在形成所述第一介质层之前形成有刻蚀终止层。
可选地，所述刻蚀终止层的材料为氮掺杂碳化硅。
本发明提供的制备双大马士革结构的方法，在形成通孔时进行一次光刻工艺，在后续形成导电沟槽时，无需进行光刻，直接使用高选择比的刻蚀液进行刻蚀工艺，相比于现有技术，省掉了一次光刻工艺，从而缩短了器件制备时间，降低成本。
附图说明
图1至图7为本发明一实施例提供的制备双大马士革结构的方法的各步骤对应器件的剖面结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
图1至图7为本发明一实施例提供的一种制备双大马士革结构的方法的各步骤对应器件的剖面结构示意图。
如图1所示，首先提供半导体衬底100，该半导体衬底100可以为多层基片，例如，已经形成有电介质和金属膜的硅衬底。接着，在半导体衬底100上依次沉积形成刻蚀终止层101，第一介质层102，以及第二介质层103。
接着，如图2所示，在第二介质层103上涂布光刻胶层104，并进行曝光和显影，以形成双大马士革结构通孔的图案。
然后，如图3所示，以图案化的光刻胶层104为掩膜，对第一介质层102和第二介质层103进行整体刻蚀，以在第一介质层102和第二介质层103中形成双大马士革结构的通孔(via)，通孔贯穿第一介质层102和第二介质层103。具体刻蚀过程如下：首先，以图案化的光刻胶层104为掩膜，刻蚀第二介质层103，在刻蚀过程中，部分光刻胶被刻蚀；然后以图案化的光刻胶层104为掩膜，刻蚀第一介质层102。在此次刻蚀结束后，依然保留有一定厚度的光刻胶层104。需要说明的是，刻蚀终止层101是否刻蚀要根据后续工艺确定。图3的示意结构中，刻蚀终止层101被刻蚀。
接着，如图4所示，以图案化的光刻胶层104为掩膜，使用对第二介质层103具有高刻蚀选择比的刻蚀溶液，在横向方向上对第二介质层103进行选择性刻蚀，以在第二介质层103中形成沟槽(trench)。在刻蚀过程中，尽量减少对第一介质层102的刻蚀。同时需要保证刻蚀溶液不会腐蚀刻蚀停止层和底部金属。特殊地，作为一种实施方式，第二介质层103可以采用一层氮化物薄膜，第一介质层102可以采用一层氧化物薄膜，例如TEOS，Low k等氧化物薄膜。在刻蚀通孔时，对第一介质层102和第二介质层103进行干法刻蚀，保留刻蚀停止层101；之后，刻蚀沟槽时，使用对氮化物薄膜和氧化物薄膜刻蚀选择比较高的刻蚀溶液进行湿法刻蚀。例如，刻蚀溶液可以采用磷酸溶液，磷酸溶液对氮化物薄膜和氧化物薄膜的刻蚀选择比在99:1(nitride：oxide)以上，所以使用磷酸溶液对第二介质层103进行湿法刻蚀，第一介质层102没有额外的刻蚀，基本可以维持原状。为了避免刻蚀终止层101被磷酸溶液腐蚀，例如，刻蚀终止层101可以采用氮掺杂碳化硅(NDC)。在形成沟槽后，再打开刻蚀终止层，可以避免磷酸溶液腐蚀底层的电路。
本实施例中，刻蚀出的沟槽一般是以通孔的中心线左右对称的，得到的双大马士革结构的沟槽的尺寸一般不超过通孔尺寸的2倍。
接着，如图5所示，去除剩余的光刻胶层104，可以通过反应离子刻蚀实现。
然后，如图6所示，在形成的通孔和沟槽内填充导电金属105。导电金属105一般为铜。在本实施例中，在形成的通孔和沟槽内填充导电金属的步骤具体包括：在通孔和沟槽的底部和侧壁处生长金属阻挡层(未图示)和粘附层(未图示)，在通孔和沟槽内沉积导电金属材料，沉积的导电金属材料充满通孔和沟槽内部并覆盖第二介质层表面，利用化学机械抛光工艺去除第二介质层表面的导电金属材料，留下通孔和沟槽内的导电金属材料。
可选地，如图7所示，在通孔和沟槽内填充导电金属之后，沉积形成覆盖层106，以覆盖导电金属105。覆盖层106可以防止导电金属氧化。覆盖层106的材料可以为氮化硅(SiN)。
综上所述，本发明提供的制备双大马士革结构的方法，在形成通孔时进行一次光刻工艺，在后续形成导电沟槽时，无需进行光刻，直接使用高选择比的刻蚀液进行刻蚀工艺，相比于现有技术，省掉了一次光刻工艺，从而缩短了器件制备时间，降低成本。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (10)

1.一种制备双大马士革结构的方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上依次形成第一介质层和第二介质层；
在所述第二介质层上涂布光刻胶层，并进行曝光和显影，以形成双大马士革结构通孔的图案；
以图案化的光刻胶层为掩膜对所述第一介质层和所述第二介质层进行整体刻蚀，以形成贯穿所述第一介质层和所述第二介质层的通孔；
以图案化的光刻胶层为掩膜在横向方向上对所述第二介质层进行选择性刻蚀，以在所述第二介质层中形成沟槽；
去除所述光刻胶层，在形成的所述通孔和沟槽内填充导电金属。
2.根据权利要求1所述的方法，其特征在于，其中对所述第二介质层进行选择性刻蚀，包括：
使用具有高刻蚀选择比的刻蚀溶液对所述第二介质层进行湿法刻蚀。
3.根据权利要求1所述的方法，其特征在于，所述第二介质层为氮化物薄膜。
4.根据权利要求1所述的方法，其特征在于，所述第一介质层为氧化物薄膜。
5.根据权利要求1所述的方法，其特征在于，所述沟槽的尺寸不超过所述通孔的尺寸的2倍。
6.根据权利要求1所述的方法，其特征在于，在形成的所述通孔和沟槽内填充导电金属包括：
在所述通孔和沟槽的底部和侧壁处生长金属阻挡层和粘附层；
沉积导电金属材料，所述导电金属材料充满所述通孔和沟槽内部并覆盖所述第二介质层表面；
利用化学机械抛光工艺去除所述第二介质层表面的导电金属材料，留下所述通孔和沟槽内的导电金属材料。
7.根据权利要求1所述的方法，其特征在于，在形成的所述通孔和沟槽内填充导电金属之后，还包括：
沉积覆盖层，以覆盖所述导电金属。
8.根据权利要求7所述的方法，其特征在于，所述覆盖层为氮化硅。
9.根据权利要求1所述的方法，其特征在于，在形成所述第一介质层之前形成有刻蚀终止层。
10.根据权利要求9所述的方法，其特征在于，所述刻蚀终止层的材料为氮掺杂碳化硅。
CN202010907015.1A 2020-09-01 2020-09-01 制备双大马士革结构的方法 Pending CN114121779A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010907015.1A CN114121779A (zh) 2020-09-01 2020-09-01 制备双大马士革结构的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010907015.1A CN114121779A (zh) 2020-09-01 2020-09-01 制备双大马士革结构的方法

Publications (1)

Publication Number Publication Date
CN114121779A true CN114121779A (zh) 2022-03-01

Family

ID=80360453

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010907015.1A Pending CN114121779A (zh) 2020-09-01 2020-09-01 制备双大马士革结构的方法

Country Status (1)

Country Link
CN (1) CN114121779A (zh)

Similar Documents

Publication Publication Date Title
US10483125B2 (en) Semiconductor device and method for manufacturing same
KR101137624B1 (ko) 비아 구조 및 그것을 형성하는 비아에칭 방법
US9627256B2 (en) Integrated circuit interconnects and methods of making same
CN106057772A (zh) 互连结构及其形成方法
WO1997022144A1 (en) Reverse damascene via structures
US20170110369A1 (en) Electronic device and method for producing same
US6576550B1 (en) ‘Via first’ dual damascene process for copper metallization
US20160218062A1 (en) Thin film resistor integration in copper damascene metallization
US20100072579A1 (en) Through Substrate Conductors
US20200075457A1 (en) Semiconductor device and fabrication method thereof
US11315904B2 (en) Semiconductor assembly and method of manufacturing the same
JP2001176965A (ja) 半導体装置及びその製造方法
CN114121779A (zh) 制备双大马士革结构的方法
US20040192008A1 (en) Semiconductor device including interconnection and capacitor, and method of manufacturing the same
US6977216B2 (en) Method for forming metal wire in semiconductor device
CN111211095A (zh) 导电互连线的制造方法
US7112537B2 (en) Method of fabricating interconnection structure of semiconductor device
US11804406B2 (en) Top via cut fill process for line extension reduction
CN113517257B (zh) 半导体结构及其制备方法
CN218498069U (zh) 集成电路
CN111725133B (zh) 铜铝互连结构的制作方法
US6388330B1 (en) Low dielectric constant etch stop layers in integrated circuit interconnects
KR100322887B1 (ko) 반도체장치의 다층 금속배선 형성방법
KR100461784B1 (ko) 듀얼 다마신 구조를 갖는 반도체 소자의 제조 방법
KR20030038521A (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination