CN111725133B - 铜铝互连结构的制作方法 - Google Patents

铜铝互连结构的制作方法 Download PDF

Info

Publication number
CN111725133B
CN111725133B CN202010630546.0A CN202010630546A CN111725133B CN 111725133 B CN111725133 B CN 111725133B CN 202010630546 A CN202010630546 A CN 202010630546A CN 111725133 B CN111725133 B CN 111725133B
Authority
CN
China
Prior art keywords
layer
titanium nitride
pattern
metal layer
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010630546.0A
Other languages
English (en)
Other versions
CN111725133A (zh
Inventor
卢光远
陈瑜
陈华伦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hua Hong Semiconductor Wuxi Co Ltd
Original Assignee
Hua Hong Semiconductor Wuxi Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hua Hong Semiconductor Wuxi Co Ltd filed Critical Hua Hong Semiconductor Wuxi Co Ltd
Priority to CN202010630546.0A priority Critical patent/CN111725133B/zh
Publication of CN111725133A publication Critical patent/CN111725133A/zh
Application granted granted Critical
Publication of CN111725133B publication Critical patent/CN111725133B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54426Marks applied to semiconductor devices or parts for alignment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请公开了一种铜铝互连结构的制作方法,涉及半导体制造领域。该铜铝互连结构的制作方法包括形成铜金属层连线,在铜金属层连线的表面依次形成DNC和介质层,在介质层表面形成氮化钛层,在氮化钛层的上方形成通孔图案和深槽图案,刻蚀通孔图案和深槽图案对应的衬底,形成通孔和底部低于铜金属层连线表面的深槽,填充通孔,去除衬底表面的填充材料和氮化钛层,沉积形成铝金属层,铝金属层中形成有对位标记;解决了目前铜铝互连结构中铝金属层的对位标记不清晰的问题;达到了有效地在铜铝互连结构中的铝层中形成明显的对位标记,避免光刻时对位失败的效果。

Description

铜铝互连结构的制作方法
技术领域
本申请涉及半导体制造领域,具体涉及一种铜铝互连结构的制作方法。
背景技术
随着集成电路制造工艺的发展,半导体芯片的面积越来越小,半导体器件之间的信号传输采用金属连线实现。在传统工艺中,铝一般被用作半导体器件之间的金属互连线,随着工艺发展铝互连线逐渐被铜互连线替代。然而,在一些特殊的产品中,金属互连线需要采用铜铝互连技术,即底部金属采用铜互连线,顶部金属采用铝互连线。
在铝互连工艺中,对铝金属层曝光对位时需要使用代表前层位置信息的对位标记,上层的铝金属层11中的对位标记12是通孔13刻蚀时在预定位置形成深槽14,再沉积铝后由高度差而形成的,如图1所示;通孔13连接下层的铝金属层15。
然而,在铜铝互连技术中,当下层的金属层是铜时,需要先形成一层NDC(NitrideDoped Silicon Carbide,氮掺杂碳化硅薄膜)作为扩散阻挡层,然后在NDC上方继续沉积通孔所需的介质层。由于NDC的存在,深槽较难刻深,形成的高度差较小,在沉积上层的铝金属层后,对位标记不清晰,容易造成对位失败,导致晶圆报废。
发明内容
为了解决相关技术中的问题,本申请提供了一种铜铝互连结构的制作方法。该技术方案如下:
一方面,本申请实施例提供了一种铜铝互连结构的制作方法,该方法包括:
形成铜金属层连线;
在铜金属层连线的表面依次形成NDC和介质层;
在介质层表面形成氮化钛层;
在氮化钛层的上方形成通孔图案和深槽图案;
刻蚀通孔图案和深槽图案对应的衬底,形成通孔和深槽,通孔的底部连接铜金属层连线的表面,深槽的底部低于铜金属层连线的表面;
填充通孔;
去除衬底表面的填充材料和氮化钛层;
沉积形成铝金属层,铝金属层中形成有对位标记。
可选的,在介质层表面形成氮化钛层包括:
在介质层表面沉积氮化钛层;
在氮化钛层表面沉积氧化硅层。
可选的,刻蚀通孔图案和深槽图案对应的衬底,包括:
依次刻蚀通孔图案和深槽图案对应的氮化钛层、介质层,直到露出NDC;
对通孔图案和深槽图案对应的NDC进行过刻蚀,形成通孔和深槽;
其中,通孔的底部连接铜金属层连线的表面,深槽的底部低于铜金属层连线的表面。
可选的,氮化钛层的厚度为300A至1000A。
可选的,氧化层的厚度为50A至100A。
可选的,在氮化钛层的上方形成通孔图案和深槽图案;
通过光刻工艺在氮化钛层的上方形成通孔图案和深槽图案。
可选的,形成铜金属层连线,包括:
采用大马士革工艺制作铜金属层连线。
可选的,填充通孔,包括:
依次沉积黏附层、扩散阻挡层;
沉积钨,直到通孔被完全填充。
可选的,去除衬底表面的填充材料和氮化钛层,包括:
对衬底进行CMP处理,依次去除衬底表面沉积的钨、扩散阻挡层和黏附层材料以及氮化钛层。
可选的,黏附层的材料为钛,扩散阻挡层的材料为氮化钛。
可选的,对通孔图案和深槽图案对应的NDC进行过刻蚀,形成通孔和深槽,包括:
去除光刻胶;
以氮化钛层为硬掩膜,对通孔图案和深槽图案对应的NDC进行过刻蚀,形成通孔和深槽。
本申请技术方案,至少包括如下优点:
通过形成铜金属层连线,在铜金属层连线的表面依次形成DNC和介质层,在介质层表面形成氮化钛层,在氮化钛层的上方形成通孔图案和深槽图案,刻蚀通孔图案和深槽图案对应的衬底,形成通孔和底部低于铜金属层连线表面的深槽,填充通孔,去除衬底表面的填充材料和剩余的氮化钛层,沉积形成铝金属层,铝金属层中形成有对位标记;解决了目前铜铝互连结构中铝金属层的对位标记不清晰的问题;达到了有效地在铜铝互连结构中的铝层中形成明显的对位标记,避免光刻时对位失败的效果。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案,下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本申请的一些实施方式,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是一种现有的铝互连结构的示意图;
图2是本申请一实施例提供的一种铜铝互连结构的制作方法的流程图;
图3是本申请实施例提供的一种铜铝互连结构的示意图;
图4是本申请实施例提供的一种铜铝互连结构的制作方法的流程图;
图5是本申请实施例提供的铜铝互连结构的制作方法的实施示意图;
图6是本申请实施例提供的铜铝互连结构的制作方法的实施示意图;
图7是本申请实施例提供的铜铝互连结构的制作方法的实施示意图;
图8是本申请实施例提供的铜铝互连结构的制作方法的实施示意图;
图9是本申请实施例提供的铜铝互连结构的制作方法的实施示意图;
图10是本申请实施例提供的铜铝互连结构的制作方法的实施示意图。
具体实施方式
下面将结合附图,对本申请中的技术方案进行清楚、完整的描述,显然,所描述的实施例是本申请的一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例,都属于本申请保护的范围。
在本申请的描述中,需要说明的是,术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本申请和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本申请的限制。此外,术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性。
在本申请的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电气连接;可以是直接相连,也可以通过中间媒介间接相连,还可以是两个元件内部的连通,可以是无线连接,也可以是有线连接。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本申请中的具体含义。
此外,下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
请参考图2,其示出了本申请实施例提供的一种铜铝互连结构的制作方法的流程图,该方法至少包括如下步骤:
步骤101,形成铜金属层连线。
在衬底上形成位于下层的铜金属层连线。
步骤102,在铜金属层连线的表面依次形成NDC和介质层。
为了防止铜金属层连线中的铜扩散,在衬底表面沉积一层NDC(Nitride DopedSilicon Carbide,氮掺杂碳化硅薄膜),NDC的厚度根据实际情况确定;在NDC的表面沉积介质层。
可选的,介质层为氧化硅层。
步骤103,在介质层表面形成氮化钛层。
氮化钛层作为硬掩膜,氮化钛层的厚度根据实际情况确定。
步骤104,在氮化钛层的上方形成通孔图案和深槽图案。
通孔图案用于制作通孔,深槽图案用于形成对位标记。
步骤105,刻蚀通孔图案和深槽图案对应的衬底,形成通孔和深槽,深槽的底部低于铜金属层连线的表面。
在刻蚀过程中,深槽图案对应的氮化钛层、氮化钛层下方的介质层、NDC依次被刻蚀去除,NDC层下方的介质层也刻蚀至预定深度,形成深槽,深槽的底部低于铜金属层连线的表面;通孔图案对应的氮化钛层、氮化钛层下方的介质层、NDC依次被刻蚀去除,形成通孔,由于通孔的位置对应铜金属层连线,铜作为阻挡层,通孔位置不会继续刻深,通孔的底部连接铜金属层连线的表面。
NDC下方的介质层的刻蚀深度根据实际情况确定。
步骤106,填充通孔。
以通孔为填充目标,当通孔被填充材料完全填充后,停止填充,此时,深槽图案对应的区域也被填充形成“凹”型。
步骤107,去除衬底表面的填充材料和氮化钛层。
进行平坦化处理,在平坦化处理过程中去除衬底表面的填充材料和剩余的氮化钛。
步骤108,沉积形成铝金属层,铝金属层中形成有对位标记。
沉积铝,由于深槽的位置存在高度差,在沉积铝后,铝金属层中对应深槽的位置也形成凹槽,形成的凹槽即为对位标记。
如图3所示,铝金属层31中形成有对位标记32,铝金属层31通过通孔33与铜金属层连线34连接,深槽35的底部低于铜金属层连线34的表面,铜金属层连线34的上方有NDC36;对位标记32的所在位置对应深槽35。
综上所述,本申请实施例提供的铜铝互连结构的制作方法,通过形成铜金属层连线,在铜金属层连线的表面依次形成DNC和介质层,在介质层表面形成氮化钛层,在氮化钛层的上方形成通孔图案和深槽图案,刻蚀通孔图案和深槽图案对应的衬底,形成通孔和底部低于铜金属层连线表面的深槽,填充通孔,去除衬底表面的填充材料和剩余的氮化钛层,沉积形成铝金属层,铝金属层中形成有对位标记;解决了目前铜铝互连结构中铝金属层的对位标记不清晰的问题;达到了有效地在铜铝互连结构中的铝层中形成明显的对位标记,避免光刻时对位失败的效果。
请参考图4,其示出了本申请实施例提供的铜铝互连结构的制作方法的流程图,该方法至少包括如下步骤:
步骤201,采用大马士革工艺制作铜金属层连线。
根据工艺流程,采用大马士革工艺在衬底上制备下层的铜金属层连线。
步骤202,在铜金属层连线的表面依次形成NDC和介质层。
可选的,介质层为氧化层。
可选的,采用CVD工艺在衬底表面依次沉积NDC和介质层。
如图5所示,铜金属层连线34上方形成有NDC36和介质层38,铜金属层连线34之间的间隙被介质层37填充。
步骤203,在介质层表面沉积氮化钛层。
可选的,通过PVD工艺在介质层表面沉积氮化钛层。
在一个例子中,氮化钛层的厚度为300A至1000A。
步骤204,在氮化钛表面沉积氧化硅层。
可选的,通过CVD工艺在氮化钛表面沉积氧化硅层。
在一个例子中,氧化硅层的厚度为50A至100A。
如图6所示,介质层38的上方依次沉积有氮化钛层39和氧化硅层40。
步骤205,在氮化钛层的上方形成通孔图案和深槽图案。
通过光刻工艺在氮化钛层的上方形成通孔图形和深槽图案。
在氧化硅层40的表面涂布光刻胶,利用掩膜版进行曝光,显影后,光刻胶层41内形成有通孔图案42和深槽图案43,如图7所示。
步骤206,依次刻蚀通孔图案和深槽图案对应的氮化钛层、介质层,直到露出NDC。
如图8所示,通孔图案42和深槽图案43对应的氧化硅层40、氮化钛层39、介质层38被刻蚀去除,通孔图案42和深槽图案43对应的NDC露出。
步骤207,对通孔图案和深槽图案对应的NDC进行过刻蚀,形成通孔和深槽。
去除氧化硅层40上方的光刻胶,更换刻蚀条件进一步刻蚀NDC。刻蚀过程中氮化钛上层的氧化硅很快被刻掉,而氮化钛由于具有很高的刻蚀选择比,作为硬掩模阻挡刻蚀并保护氮化钛下方的介质层和NDC。因此,最终只有通孔图案和深槽图案区域对应的NDC被刻蚀,形成通孔和深槽。
将深槽刻蚀至NDC下方的预定深度,深槽的底部低于铜金属层连线的表面;形成的通孔的底部连接铜金属层连线的表面。
如图9所示,由于通孔对应的位置有铜金属层连线34,当铜金属层连线34上方的NDC被刻蚀去除后,铜作为阻挡层,不会继续向下刻蚀,形成通孔44;而深槽位置对应的NDC下方为介质层,在深槽图案对应的NDC被刻蚀去除后,继续刻蚀下方的介质层37至预定深度,形成深槽45。
步骤208,依次沉积黏附层、扩散阻挡层。
可选的,黏附层的材料为钛。
可选的,扩散阻挡层的材料为氮化钛。
步骤209,沉积钨,直到通孔被完全填充。
利用金属钨填充通孔,深槽位置也沉积有钛、氮化钛、钨。当通孔填充完成后,停止沉积钨。
步骤210,对衬底进行CMP处理,去除衬底表面沉积的填充金属和氮化钛层。
对衬底进行CMP处理,直到露出介质层38停止,如图10所示,介质层38上方剩余的钨、氮化钛、钛和作为硬掩模的氮化钛层依次被去除,通孔33被钨填充,深槽35也被钨填充,深槽35形成“凹”字型。
步骤211,沉积形成铝金属层,铝金属层中形成有对位标记。
沉积铝形成铝金属层31,由于深槽35内仍存在高度差,铝金属层31中对应深槽35的位置也形成凹槽,形成的凹槽即为对位标记32,如图3所示。
解决了目前铜铝互连结构中铝金属层的对位标记不清晰的问题;达到了有效地在铜铝互连结构中的铝层中形成明显的对位标记,避免光刻时对位失败的效果。
显然,上述实施例仅仅是为清楚地说明所作的举例,而并非对实施方式的限定。对于所属领域的普通技术人员来说,在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (11)

1.一种铜铝互连结构的制作方法,其特征在于,所述方法包括:
形成铜金属层连线;
在所述铜金属层连线的表面依次形成NDC和介质层;
在所述介质层表面形成氮化钛层;
在所述氮化钛层的上方形成通孔图案和深槽图案;
刻蚀所述通孔图案和所述深槽图案对应的衬底,形成通孔和深槽,所述通孔的底部连接所述铜金属层连线的表面,所述深槽的底部低于所述铜金属层连线的表面;
填充所述通孔;
去除所述衬底表面的填充材料和氮化钛层;
沉积形成铝金属层,所述铝金属层中对应深槽的位置形成有对位标记。
2.根据权利要求1所述的方法,其特征在于,所述在所述介质层表面形成氮化钛层包括:
在所述介质层表面沉积所述氮化钛层;
在所述氮化钛层表面沉积氧化硅层。
3.根据权利要求1所述的方法,其特征在于,所述刻蚀所述通孔图案和所述深槽图案对应的衬底,包括:
依次刻蚀所述通孔图案和所述深槽图案对应的氮化钛层、介质层,直到露出NDC;
对所述通孔图案和所述深槽图案对应的NDC进行过刻蚀,形成所述通孔和所述深槽;
其中,所述通孔的底部连接所述铜金属层连线的表面,所述深槽的底部低于所述铜金属层连线的表面。
4.根据权利要求2所述的方法,其特征在于,所述氮化钛层的厚度为300A至1000A。
5.根据权利要求2所述的方法,其特征在于,所述氧化硅层的厚度为50A至100A。
6.根据权利要求1所述的方法,其特征在于,所述在所述氮化钛层的上方形成通孔图案和深槽图案;
通过光刻工艺在所述氮化钛层的上方形成通孔图案和深槽图案。
7.根据权利要求1所述的方法,其特征在于,所述形成铜金属层连线,包括:
采用大马士革工艺制作所述铜金属层连线。
8.根据权利要求1所述的方法,其特征在于,所述填充所述通孔,包括:
依次沉积黏附层、扩散阻挡层;
沉积钨,直到所述通孔被完全填充。
9.根据权利要求8所述的方法,其特征在于,所述去除所述衬底表面的填充材料和氮化钛层,包括:
对衬底进行CMP处理,依次去除所述衬底表面沉积的钨、扩散阻挡层和黏附层材料以及氮化钛层。
10.根据权利要求8或9所述的方法,其特征在于,所述黏附层的材料为钛,所述扩散阻挡层的材料为氮化钛。
11.根据权利要求3所述的方法,其特征在于,所述对所述通孔图案和所述深槽图案对应的NDC进行过刻蚀,形成所述通孔和所述深槽,包括:
去除光刻胶;
以所述氮化钛层为硬掩膜,对所述通孔图案和所述深槽图案对应的NDC进行过刻蚀,形成所述通孔和所述深槽。
CN202010630546.0A 2020-07-03 2020-07-03 铜铝互连结构的制作方法 Active CN111725133B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010630546.0A CN111725133B (zh) 2020-07-03 2020-07-03 铜铝互连结构的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010630546.0A CN111725133B (zh) 2020-07-03 2020-07-03 铜铝互连结构的制作方法

Publications (2)

Publication Number Publication Date
CN111725133A CN111725133A (zh) 2020-09-29
CN111725133B true CN111725133B (zh) 2022-08-16

Family

ID=72571442

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010630546.0A Active CN111725133B (zh) 2020-07-03 2020-07-03 铜铝互连结构的制作方法

Country Status (1)

Country Link
CN (1) CN111725133B (zh)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928389B (zh) * 2013-01-10 2017-02-22 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN111128934B (zh) * 2019-12-16 2021-08-24 华虹半导体(无锡)有限公司 铝垫结构的形成方法以及包含铝垫结构的器件

Also Published As

Publication number Publication date
CN111725133A (zh) 2020-09-29

Similar Documents

Publication Publication Date Title
TWI420590B (zh) 積體電路結構與其形成方法
KR100245970B1 (ko) 반도체구조와 이를 제조하기위한 개선된방법
US5904569A (en) Method for forming self-aligned vias in multi-metal integrated circuits
KR100413828B1 (ko) 반도체 장치 및 그 형성방법
JP3672752B2 (ja) デュアルダマシン構造体とその形成方法
US9099465B2 (en) High aspect ratio vias for high performance devices
US6077770A (en) Damascene manufacturing process capable of forming borderless via
US7566658B2 (en) Method for fabricating a metal interconnection using a dual damascene process and resulting semiconductor device
CN109994450B (zh) 镀钴过孔集成方案
CN111725133B (zh) 铜铝互连结构的制作方法
US6780760B2 (en) Methods for manufacturing semiconductor devices
KR101416317B1 (ko) 반도체 소자의 배선층 형성 방법
CN112420602B (zh) 后端结构的形成方法
US6362092B1 (en) Planarization method on a damascene structure
US6096633A (en) Dual damascene process for forming local interconnect
CN112259524A (zh) 铜互连工艺中mim电容的制作方法
US6413872B1 (en) Method op optimizing vias between conductive layers in an integrated circuit structure
KR100590205B1 (ko) 반도체 장치의 배선 구조체 및 그 형성 방법
JP4110829B2 (ja) 半導体装置の製造方法
CN102124553A (zh) 包含要求金属层与衬底之间的电压阈值的工艺的用于制造集成电子电路的工艺
KR100458594B1 (ko) 반도체 소자 제조 방법
US20070066031A1 (en) Method of manufacturing semiconductor stucture
CN114121779A (zh) 制备双大马士革结构的方法
KR100579856B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100887019B1 (ko) 다중 오버레이 마크를 갖는 마스크

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant