KR101137624B1 - 비아 구조 및 그것을 형성하는 비아에칭 방법 - Google Patents

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Abstract

비아에칭 방법은 라운드된 모서리와 테이퍼된 측벽 프로파일을 가지는 기판 관통 비아를 형성한다. 한 방법은 반도체 기판을 제공하는 단계; 반도체 기판상에 하드 마스크층과 패터닝된 포토레지스트층을 형성하는 단계; 하드 마스크층 내에 개구를 형성하고 반도체 기판의 일부를 노출하는 단계; 패터닝된 포토레지스트층과 하드 마스크층을 에칭마스크로 사용하여 반도체 기판의 적어도 일부를 관통하는 비아를 형성하는 단계; 트리밍 공정을 수행하여 비아의 상단 모서리를 라운딩하는 단계; 및 포토레지트층을 제거하는 단계를 포함한다.
[색인어]
비아, 에칭, 트리밍, 모서리, 라운딩, 테이퍼

Description

비아 구조 및 그것을 형성하는 비아에칭 방법{via structure and via etching process of forming the same}
본 발명은 반도체 소자들의 제조에 관한 것으로, 보다 상세하게는 비아 구조(via structure) 및 그것을 형성하는 비아에칭 방법에 관한 것이다.
일반적으로, 집적회로가 작동하는 속도는 칩 상에서 가장 멀리 떨어져 서로 통신하는 구성요소들 사이의 거리에 영향을 받는다. 회로들을 삼차원 구조로 배치하는 것은 층들 사이의 수직 거리가 개개의 층들의 칩 폭 보다 훨씬 더 작을 경우 온칩(on-chip) 구성요소들 사이의 통신경로 길이를 상당히 감소시키는 것으로 알려져 있다. 그러므로, 전체 칩 속도는 일반적으로 회로층들을 수직으로 적층시키는 것에 의해 증가된다. 이러한 적층을 구현하기 위해 사용되어온 한 방법은 웨이퍼 본딩을 통한 것이다. 웨이퍼 본딩은 집적회로가 형성된 두 개 이상의 반도체 웨이퍼를 함께 결합하는 것이다. 웨이퍼들은 일반적으로 외부 산화층들의 직접본딩 또는 접착제를 인터-레벨 유전체(inter-level dielectric; ILD) 층들에 부가하는 것에 의해 결합된다. 본딩 결과, 후에 각각 복수 개의 집적회로 층을 갖는 개별 '적층 다이(stacked die)'들로 절단되는 삼차원 웨이퍼 적층체가 형성된다. 삼차원 회로에 의해 얻어지는 속도증가에 추가하여, 웨이퍼 적층은 시스템 온 칩 솔루션(system on chip solutuios)을 통한 집적도 증가, 코스트 절감, 폼 팩터(form factor) 개선을 포함하는 다른 잠재적인 이득을 제공한다. 개개의 적층 다이 내에 집적된 여러가지 구성요소들을 동작시킬 수 있도록 하기 위해, 수직층들 사이에 전도체들을 제공하는 전기적인 연결부들이 마련된다.
반도체 제조시 반도체 소자 내의 한 개 이상의 도전재료 층들 사이의 전기적인 접속을 제공하기 위해 통상적으로 비아들(vias)이 사용되어 왔다. 최근에는 종래의 와이어 본딩이 성능 및 밀도조건의 증가 요구에 부합하지 않기 때문에 종래의 와이어 본딩의 제한을 극복하는 방법으로 실리콘-관통 비아들(through-silicon vias; TSVs)이 개발되고 있다. TSV는 z 축 방향으로 상호연결부를 형성하는 것에 의해 더 짧은 상호연결부들을 형성할 수 있게 한다. 상호연결부는 기판(예를들면, 웨이퍼)의 전면에서 후면까지 연장되는 비아를 형성하는 것에 의해 기판을 통해 형성된다. 또한, TSV는 적층 웨이퍼들, 적층 다이들, 및/또는 그 조합들을 위한 상호연결부들을 형성하는데 유용하다.
하지만, TSV 기술을 사용하는 것은 문제를 발생시킨다. 비아의 종횡비(aspect ratio)가 커질 수 있다(예를들면, 기판의 두께 또는 비아의 깊이는 비아의 직경에 비하여 크다). 비아를 형성하는 종래의 방법은 기판의 층들 내에 바람직하지 못한 언더컷(예를들면, 유전체 하드 마스크와 실리콘 사이의 언더컷들)을 발생시킬 수 있다. 실리콘 언더컷 프로파일(profile)을 제거하기 위한 한 방법은 후속 비아에칭 프로세스시 유전체 하드 마스크를 측방향 에칭으로부터 보호하기 위해 하드 마스크 개구의 수직면에 희생 폴리머를 형성한다. 이러한 사전 처리는 비아충진 프로세스와 관련된 새로운 문제를 발생시킨다. 예를들면, 문제는 시드층, 배리어층 및/또는 패시베이션층 증착 프로세스시 불량 형성 및 불량한 측벽 커버리지를 야기하고 비아충진 프로세스를 가속화하는데 장애가 되는 실리콘 가장자리에 존재하는 실리콘 새 부리(bird's beak) 프로파일과 불균일 측벽(예를들면, 비아 측벽의 상단 상의 스캘럽 패턴(scalloping pattern))을 포함한다. 또한, 측벽의 스캘럽 표면조도는 TSV의 전기적인 성능에 영향을 미친다.
따라서, 종래의 프로세스의 단점을 피할 수 있는 비아 및 그 제조방법이 요구된다.
본 발명의 목적은 상술한 바와 같은 종래의 문제점을 해소할 수 있는 개선된 비아 구조 및 그것을 형성하는 비아에칭 방법을 제공하는 데 있다.
본 발명에 따른 비아에칭 방법은 라운드된 모서리와 테이퍼된 측벽 프로파일을 가지는 기판-관통 비아를 형성한다. 한 방법은 반도체 기판을 제공하는 단계; 반도체 기판상에 하드 마스크층과 패터닝된 포토레지스트층을 형성하는 단계; 하드 마스크층 내에 개구를 형성하고 반도체 기판의 일부를 노출하는 단계; 패터닝된 포토레지스트층과 하드 마스크층을 에칭마스크로 사용하여 반도체 기판의 적어도 일부를 관통하는 비아를 형성하는 단계; 트리밍(trimming) 공정을 수행하여 비아의 상단 모서리를 라운딩하는 단계; 및 포토레지트층을 제거하는 단계를 포함한다.
상술한 본 발명의 목적, 특징 및 장점들은 첨부 도면에 관한 양호한 실시예의 다음 설명에 의해 명백해질 것이다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 비아에칭 방법을 예시하는 단면도,
도 7은 본 발명의 일 실시예에 따른 비아에칭 방법의 플로우 챠트, 및
도 8 내지 도 13은 본 발명의 다른 실시예에 따른 비아에칭 방법을 예시하는 단면도이다.
본 개시는 일반적으로 반도체 기판 내에 개구 프로파일을 형성하기 위한 프로세스에 적용될 수 있는 비아에칭 방법에 관한 것이다. 특히, 본 개시는 웨이퍼/다이들 상에 수직 상호연결부를 형성하기 위한 기판-관통 비아 프로세스(예를들면, 실리콘-관통 비아 또는 웨이퍼-관통 비아 공정)에 적용될 수 있는 비아 구조 및 그것을 제조하는 비아에칭 방법에 관한 것이다. 비아에칭 방법은 프론트 엔드 오브 더 라인(front-end-of-the line: FEOL) 소자 형성 후 및 상호연결 구조 형성 전에 수행될 수 있다. 비아에칭 방법은 FEOL 소자 및 상호연결 구조 형성 후에 수행될 수 있다. 하지만, 여기서 이해해야 할 것은, 특정 실시예들이 발명의 개념을 예시하는 예로서 제공되고 이 기술분야의 숙련된 기술자들이 본 발명의 개념을 다른 방법 또는 소자들에 쉽게 응용할 수 있다는 것이다. 또, 이해해야 할 것은 본 개시에서 설명된 방법과 장치가 일부 종래의 구조 및 프로세스들을 포함한다는 것이다. 이들 구조 및 프로세스들은 이 기술분야에 공지되어 있으므로 일반적인 수준으로만 설명될 것이다. 또, 도면 부호들은 편의 및 예시 목적을 위해 도면 전체에 반복되고, 그러한 반복은 도면 전체에서 어떤 필요 특징들 또는 단계들의 조합을 나타내는 것은 아니다. 또, 다음 설명에 기재된 제1특징부(feature)를 제2특징부 위쪽에, 제2특징부 위에, 제2특징부에 인접하게 또는 제2특징부에 결합하여 형성하는 것은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또 제1 및 제2특징부가 직접 접촉하지 않도록 추가 특징부가 제1 및 제2특징부 사이에 개재될 수 있는 실시예들을 포함할 수 있다. 또한, 기판 상에, 예를들면, 기판을 에칭하는 것을 포함하는 한 특징부를 형성하는 것은 특징부들이 기판의 표면 위쪽에 형성되거나, 기판의 표면 상에 직접 형성되거나, 및/또는 비아들과 같이 기판의 표면 아래로 연장되어 형성되는 실시예들을 포함할 수 있다. 기판은 반도체 웨이퍼, 및 웨이퍼 상에 형성된 한 개 이상의 층을 포함할 수 있다. 비아는 여기서 규정된 바와 같이, 기판 상의 한 개 이상의 도전층들(예를들면, 금속 상호연결층들, 본딩패드들을 포함하는 접촉패드들) 사이의 연결부, 한 개의 도전층(예를들면, 금속 상호연결층)과 한 개의 반도체층(실리콘 특징부) 사이의 연결부, 및/또는 기판 상에 형성되거나 기판에 결합된 특징부들 사이의 다른 필요 연결부들을 마련할 수 있다. 비아에 마련된 연결부는 한 특징부에서 다른 특징부로 전기적인 통로를 제공하거나 제공하지 않을 수 있다. 비아는 도전재료, 절연재료, 및/또는 이 기술분야에서 사용되는 다른 재료로 충진될 수 있다. 또한, 비아는 기판상의 유전체 층들, 금속층들, 반도체 층들, 및/또는 이 기술분야에 공지된 다른 특징부들을 포함하는, 한 개 이상의 층들 내에 개구를 포함하는 기판에 형성될 수 있다.
도 1 내지 도 6의 단면도는 본 발명의 일 실시예의 비아에칭 방법을 예시한다. 도 1 내지 도 6에 개시된 방법은 도 7의 플로우 챠트에 기재된 단계들에 따라 진행된다.
본 발명의 방법은 반도체 기판(10)이 제공되는 단계(200)에서 시작된다. 도 1을 참조하면, 대표적으로, Si로 제조되지만 GaAs, GaAsP, InP, GaAlAs, InGaP 등으로 제조될 수 반도체 기판(10)이 단면도로 도시되어 있다. 도면은 반도체 기판(10)에 형성된 소자(100)를 예시한다. 예를들면, 소자(100)는 게이트, 소스 및 드레인 영역들을 포함하는 트랜지스터이다. 콘택 에치스톱 층(contact etch stop layer)(12)과 인터-레이어 유전체(inter-layer dielectric; ILD)층(14)은 기판(10)에 증착되어, 후술하는 실리콘-관통 비아를 형성하기 위한 하드 마스크층(15)을 형성한다. 하드 마스크층은 산화물(예를들면, 산화 실리콘), 질화물(예를들면, 질화 실리콘(S3N4), 탄화 실리콘, 질화산화-실리콘(silicon oxynitride), 및/또는 다른 적당한 유전체 재료를 포함할 수 있다. 하드 마스크층은 화학적 기상증착(chemical vapor deposition; CVD)법, 물리적 기상증착(physical vapor deposition; PVD)법, 원자층 증착(automic layer deposition; ALD)법, 및/또는 다른 프로세스로 형성된다. 콘택 에치스톱 층(12)의 한 예는 질화 실리콘층이고, ILD 층(14)의 한 예는 이산화 실리콘 유리(phosphosilicate glass; PSG) 층이다. 콘택 구조(contact structure)(16)는 소자(100)에 대해 전기적인 접속을 제공하도록 콘택 에치스톱 층(12)과 ILD 층(14)을 관통하는 콘택 개구에 형성된다. 콘택 개구를 충진하는 도전재료 층은 구리, 텅스텐, 알루미늄, 티타늄, 폴리실리콘 등과 같은 여러가지 재료들을 포함할 수 있다. ILD 층(14) 상의 잉여부분의 도전재료는 에칭 또는 화학 기계적 폴리싱(CMP) 등의 방법으로 제거된다.
다음으로, 본 발명의 방법은 포토레지스트 층(18)이 하드 마스크층(15)상에 스핀 코팅되는 단계(210)로 진행한다. 이어서, 포토레지스트 층(18)은 포토레지스트 층(18) 내에서 하드 마스크층(15)을 노출시키는 개구(18a)를 제공하도록 노출, 베이킹, 현상 및/또는 다른 포토리소그래픽 공정들에 의해 패터닝된다. 그 다음, 도 2에 예시된 바와 같이, 본 발명의 방법은 노출된 하드 마스크층(15)이 개구(15a)를 제공하도록, 패턴된 포토레지스트 층(18)을 에칭마스크로 사용하여 습식 에칭 또는 건식 에칭법으로 에칭되는 단계(220)로 진행한다. 일 실시예에서, 하드 마스크층 개구는 반응이온 에칭(reaction ion etch; RIE)법으로 에칭된다. 각각 개구(18a, 15a)를 포함하는 포토레지스트 층(18)과 하드 마스크층(15)은 후술하는 바와 같이 실리콘-관통 비아를 형성하기 위한 에칭마스크를 형성한다.
도 3을 참조하면, 본 발명의 방법은 비아(20)가 반도체 기판(10) 내에 에칭되는 단계(230)로 진행한다. 비아(20)(예를들면, 개구, 구멍)는 하드 마스크층(15)과 포토레지스트 층(18)을 에칭마스크로 사용하여 에칭되고, 반도체 기판(10)의 적어도 일부를 관통하는 기판-관통 비아(20)를 형성한다. 기판관통 비아(20)는 예를들면, 프라즈마 에칭, 화학적 습식 에칭, 레이저 드릴링 및/또는 다른 프로세스를 포함하는 적당한 에칭법을 사용하여 에칭될 수 있다. 일 실시예에서, 에칭 프로세스는 반도체 기판(10)을 에칭하는 딥(deep) RIE 프로세스를 포함한다. 에칭 프로세스는 비아가 반도체 기판의 전면(예를들면, 회로쪽 면)에서 후면(예를들면, 비회로쪽 면) 까지 에칭되도록 수행될 수 있다. 일 실시예에서, 비아는 대략 수십 내지 수백 마이크로미터(μm)의 깊이로 형성될 수 있다. 에칭 프로세스는 수직 측벽 프로파일 및 테이퍼된 측벽 프로파일을 갖는 기판-관통 비아를 형성할 수 있다.
비아에칭 프로세스시 기판-관통 비아(20)의 상단 모서리에 실리콘 언더컷(22)이 형성되는 것을 방지하기 위해, 언더컷 트리밍 프로세스 단계(240)가 비아 모서리들을 라이운딩함과 함께 비아 측벽의 표면조도를 부드럽게 하도록 수행되며, 이에 의해, 비아 측벽상에서 스캘럽 패턴(scalloping pattern)이 제거된다. 이러한 트리밍 프로세스는 도 4에 도시한 바와 같은 테이퍼된 측벽 프로파일을 갖는 기판-관통 비아(20")를 형성한다. 트리밍 프로세스는 예를들면, 플라즈마 건식 에칭, 화학적 습식 에칭, 또는 다른 프로세스들을 포함하는 적당한 에칭법을 사용할 수 있다. 예를들면, 트리밍 프로세스는 건식 에칭 장치에서 He, Ar, O2, CF 기반 가스, NF3, 및 SF6의 혼합가스를 사용하여 5-50 mTorr의 가스압력과 1000-2500 W의 RF 바이어스 전력(bias power) 조건으로 수행된다. 트리밍 프로세스가 완료된 후, 포토레지스트 애시(ash) 프로세스 단계(250)에서 포토레지스트 층(18)이 반도체 기판(10)으로부터 제거되고, 도 5에 도시된 바와 같이, 라운드된 모서리(24)를 갖는 비아(20")가 형성된다. 선택적으로, 산성 또는 염기성 용액이 사용되는 습식 클리닝 프로세스를 사용하여 기판(10) 상에 남아있을 수 있는 잔여물을 제거할 수 있다.
비아에칭 프로세스 후 수행되는 언더컷 트리밍 프로세스는 실리콘 언더컷 프로파일, 실리콘 새 부리 구조 및 스캘럽 패턴을 제거하여 비아 측벽 프로파일을 부드럽게 하고, 비아의 상단 모서리를 라운드지게 하고, 시드층, 배리어층 및/또는 패시베이션층의 형성을 포함하는 후속 증착 프로세스를 위한 비아 측벽 커버리지(coverage)를 개선할 수 있다. 이것은 비아충진 프로세스에 도움을 주고, 기판-관통 비아의 성능을 증진시킬 수 있다.
도 6에 도시된 바와 같이, 본 발명의 방법은 테이퍼된 프로파일과 라운드된 모서리를 갖는 기판-관통 비아(20")가 절연재료(26) 및/또는 도전재료(28)로 코팅 및/또는 충진되는 단계(260)로 진행한다. 절연재료(26)는 SiO2, Si3N4 및/또는 다른 적당한 유전체 재료들을 포함할 수 있다. 절연재료는 한 개 이상의 특징부로부터 비아 내에 형성된 도전재료를 절연시키도록 할 수 있다. 절연재료 층은 열산화법 등에 의해 성장되거나 CVD 등에 의해 증착될 수 있다. 비아는, 기판 상의 한 개 이상의 다른 소자 특징부들을 연결하는 한 개 이상의 상호 연결부에 전기적인 접속을 제공할 수 있도록 도전재료(28)로 충진될 수 있다. 일 실시예에서, 구리와 같은 시드층이 먼저 형성될 수 있다. 일 실시예에서, 한 개 이상의 접착 증진층들이 형성될 수 있다. 일 실시예에서, TaN을 포함하는 층과 같은 확산 배리어층(diffusion barrier layer)이 비아(20) 내에 형성될 수 있다. 비아는 구리, 알루미늄, 텅스텐, 탄탈륨, 티타늄, 니켈, 코밸트, 한 개 이상의 금속 규화물, 한 개 이상의 금속 질화물, 폴리실리콘 및/또는 다른 적당한 재료와 같은 도전재료로 충진될 수 있다. 일 실시예에서, 비아는 도금 프로세스를 사용하여 도전재료로 충진될 수 있다. 비아를 충진하기 위한 방법들의 다른 예는 스퍼터링, PVD, CVD 및/또는 다른 증착 프로세스를 포함한다. 본 발명의 프로세스는 화학 기계적 폴리싱, 웨이퍼 디닝(thinning), 상호연결부를 제공하는 추가 금속화(metallization) 프로세스, 및/또는 다른 프로세스들과 같은 단계들을 계속 더 수행할 수 있다.
도 8 내지 도 13은 다른 실시예의 비아에칭 방법을 단면도로 예시한다. 도 8 내지 도 13에 예시된 방법은 도 7의 플로우 챠트에 기재된 단계들에 따라 진행된다. 여기서, 도 1 내지 도 6의 설명과 동일하거나 유사한 부분들의 설명은 생략된다.
본 발명의 방법은 프론트 엔드 오브 더 라인(front-end-of-the line: FEOL) 특징부들과 백 엔드 오브 더 라인(back-end of the line: BEOL) 특징부들을 구비하는 기판을 제공하는 단계(200)에서 시작된다. 도 8을 참조하면, 복수 개의 금속층, 금속층들을 결합하는 복수 개의 콘택 비아, 및 금속을 분리하는 인터-메탈 유전체(inter-metal dieelectric; IMD) 층들(32)을 포함하여 형성된 상호연결 구조(30)(예를들면, 상호연결층들)를 구비하는 반도체 기판(10)이 예시되어 있다. 반도체 기판(10)은, 예를들면, 게이트 구조들, 소스/드레인 영역들, 다른 이온주입 영역들(doped regions), 격리구조들, 게이트, 소스 또는 드레인 영역들의 콘택들, 메모리 소자들(예를들면, 메모리셀들), 및/또는 다른 특징부들을 포함할 수 있는 한 개 이상의 FEOL 특징부들을 더 포함한다. 대표적으로, 이들 FEOL 특징부들은 반도체 기판(10)의 전면에 형성된다, 한 개 이상의 FEOL 특징부들은 상호연결 구조(30)에 전기적으로 연결되어 있다. 상호연결 구조(30)는 BEOL 특징부들로 통칭될 수 있다. 여기서 이해해야 할 것은 여기에 사용된 기판의 전면과 후면에서와 같은 '전'과 '후'는 임의로 사용된 것으로 기판의 표면들은 적당한 관례에 의해 다르게 표현될 수 있다는 것이다.
상호연결 구조(30)는 네 개의 금속층을 포함한다. 하지만, 금속층들은 다른 갯 수로도 형성될 수 있다. 상호연결 구조(30)에서, 금속층들과 비아들은 구리, 알루미늄, 텅스텐, 탄탈륨, 티타늄, 니켈, 코발트, 한 개 이상의 금속 규화물, 한 개 이상의 금속 질화물, 폴리실리콘, 금, 은, 및/또는 다른 적당한 재료와 같은 도전재료를 포함할 수 있다. 이때, 도전재료는 한 개 이상의 고융점 층(refractory layers) 또는 라이닝(linings)을 포함하는 것도 가능하다. 금속층들 및/또는 비아들은 CVD, DVD, ALD, 도금등과 같은 프로세스들 및/또는 다른 프로세스를 사용하여 형성될 수 있다.
IMD 층(32)과 그 밑에 위치한 유전체층들(12,14)은 후술하는 바와 같은 실리콘-관통 비아를 형성하기 위한 하드 마스크층(15")을 형성한다. IMD 층(32)은 저 유전율(low dieclectic constant)을 가진다. IMD 층(32)은 상호연결 구조(30) 내의 금속 트레이스들(예를들면, 상호연결 라인들) 사이의 최소 용량결합(capacitive coupling)을 위해 제공된다. IMD 층(32)은 금속층들을 격리할 수 있다. IMD 층(32)으로 적당한 다른 재료의 예는 TEOS(tetraethylorthosilicate) 산화물; 비 이온주입 실리콘 글래스(un-doped silicon glass); BPSG(borophosphosilicate glass; BSFG)), FSG(fused silica glass; FSG), PSG(phosphosilicate; PSG), BSG(boron doped silicon glass; BSG), SILKTM (미합중국 미시간주 소재 도우 케미컬(Dow chemical)에 의해 제조된 제품), BLACK DIAMOND？(미합중국 캘리포니아주 산타 클라라 소재 어플라이드 메터리얼즈(Alllied Materials)에 의해 제조된 제품) 등과 같은 이온주입 산화 실리콘(doped silicon oxide); 및/또는 다른 적당한 공지의 절연재료를 포함한다. IMD 층(32)은 CVD, ALD, PVD 스핀온 코닝(spin-on coating) 등과 같은 프로세스들, 및/또는 다른 프로세스들에 의해 형성될 수 있다.
다음으로, 본 발명의 방법은 포토레지스트 층(18)이 하드 마스크층(15")상에 스핀 코팅되는 단계(210)로 진행한다. 이어서, 포토레지스트 층(18)은 포토레지스트 층(18) 내에서 하드 마스크층(15")을 노출시키는 개구(18a)를 제공하도록 노출, 베이킹, 현상 및/또는 다른 포토리소그래픽 공정들에 의해 패터닝된다. 그 다음, 도 9에 예시된 바와 같이, 본 발명의 방법은 노출된 하드 마스크층(15")이 개구(15"a)를 제공하도록, 패턴된 포토레지스트 층(18)을 에칭마스크로 사용하여 습식 에칭 또는 건식 에칭법으로 에칭되는 단계(220)로 진행한다. 각각 개구(18a, 15"a)를 포함하는 포토레지스트 층(18)과 하드 마스크층(15")은 후술하는 바와 같이 실리콘-관통 비아를 형성하기 위한 에칭마스크를 형성한다.
도 10을 참조하면, 본 발명의 방법은 비아(20)가 반도체 기판(10) 내에 에칭되는 단계(230)로 진행한다. 비아(20)(예를들면, 개구, 구멍)는 하드 마스크층(15")과 포토레지스트 층(18)을 에칭마스크로 사용하여 에칭되고, 반도체 기판(10)의 적어도 일부를 관통하는 기판-관통 비아(20)를 형성한다. 기판관통 비아(20)는 예를들면, 프라즈마 에칭, 화학적 습식 에칭, 레이저 드릴링 및/또는 다른 프로세스를 포함하는 적당한 에칭법을 사용하여 에칭될 수 있다. 일 실시예에서, 에칭 프로세스는 반도체 기판(10)을 에칭하는 딥 RIE 프로세스를 포함한다. 에칭 프로세스는 비아가 반도체 기판의 전면(예를들면, 회로쪽 면)에서 후면(예를들면, 비회로쪽 면) 까지 에칭되도록 수행될 수 있다. 일 실시예에서, 비아는 대략 수십 내지 수백 마이크로미터(μm)의 깊이로 형성될 수 있다. 에칭 프로세스는 수직 측벽 프로파일 또는 테이퍼된 측벽 프로파일을 갖는 기판-관통 비아를 형성할 수 있다.
비아에칭 프로세스시 기판-관통 비아(20)의 상단 모서리에 실리콘 언터것(22)이 형성되는 것을 방지하기 위해, 언터컷 트리밍 프로세스 단계(240)가 비아 모서리들을 라운딩하고 비아 측벽의 표면조도를 부드럽게 하도록 수행되며, 이에 의해, 비아 측벽 상에서 스캘럽 패턴(scalloping pattern)이 제거된다. 이러한 트리밍 프로세스는 테이퍼된 측벽 프로파일을 갖는 기판-관통 비아(20")를 형성한다. 트리밍 프로세스는 예를들면, 플라즈마 건식 에칭, 화학적 습식 에칭, 또는 다른 프로세스들을 포함하는 적당한 에칭법을 사용할 수 있다. 예를들면, 트리밍 프로세스는 건식 에칭 장치에서 He, Ar, O2, CF 기반 가스, NF3, 및 SF6의 혼합가스를 사용하여 5-10 mTorr의 가스압력과 1000-2500 W의 RF 바이어스 전력 조건하에서 수행된다. 트리밍 프로세스가 완료된 후, 포토레지스트 애시 프로세스 단계(250)에서 포토레지스트 층(18)이 반도체 기판(10)으로부터 제거되고, 도 12에 도시된 바와 같이, 라운드된 모서리(24)를 갖는 비아(20")가 형성된다. 선택적으로, 산성 또는 염기성 용액이 사용되는 습식 클리닝 프로세스를 사용하여 기판(10) 상에 남아있을 수 있는 잔여물를 제거할 수 있다.
비아에칭 프로세스 후 수행되는 언더컷 트리밍 프로세스는 실리콘 언더컷 프로파일, 실리콘 새 부리 구조 및 스캘럽 패턴을 제거하여 비아 측벽 프로파일을 부드럽게 하고, 비아의 상단 모서리를 라운드지게하고, 시드층, 배리어층 및/또는 패시베이션층의 형성을 포함하는 후속 증착 프로세스를 위한 비아 측벽 커버리지를 개선할 수 있다. 이것은 비아충진 프로세스에 도움을 주고, 기판-관통 비아의 성능을 증진시킬 수 있다.
도 13에 도시된 바와 같이, 본 발명의 방법은 기판-관통 비아(20")의 처리를 위한 단계(260)로 진행한다. 테이퍼된 프로파일과 라운드된 모서리를 갖는 기판-관통 비아(20")는 절연재료(26) 및/또는 도전재료(28)로 코팅 및/또는 충진된다. 본 발명의 프로세스는 화학 기계적 폴리싱, 웨이퍼 디닝, 상호연결부를 제공하는 추가 금속화 프로세스, 및/또는 다른 프로세스들과 같은 단계들을 계속 더 수행할 수 있다.
이상의 상세한 설명에서 본 발명은 특정한 실시예들에 관해 서술되었다. 하지만, 특정한 실시예들은 특허청구범위에 기재된 바와 같은 본 발명의 사상 및 범위를 벗어 나지 않고 다양한 변경, 구조, 프로세스, 및 수정들이 이루어질 수 있음은 명백할 것이다. 따라서, 명세서 및 도면들은 한정적인 것이 아닌 예시적인 것으로 간주되어야 한다. 또, 본 발명은 여러가지 다른 조합과 환경을 사용할 수 있고 명세서에 기재된 발명의 개념 범위를 벗어남이 없이 적절한 변경과 수정이 가능함을 이해해야 한다.
10: 기판 12: 에치스톱 층
14: ILD 층 15, 15": 하드 마스크층
15a, 15"a, 18a: 개구 18: 포토레지스트층 ,
20, 20": 비아 30: 상호연결 구조
32: IMD 층 100: 소자

Claims (10)

  1. 비아 에칭 방법에 있어서,
    반도체 기판을 제공하고;
    상기 반도체 기판상에 하드 마스크층을 형성하고;
    상기 하드 마스크층상에 포토레지스트층을 형성하고;
    상기 포토레지스트층을 패터닝하여 제1개구를 형성하고;
    상기 하드 마스크층을 패터닝하여 상기 제1개구 아래에 위치하는 제2개구를 형성함으로써 상기 반도체 기판의 일부를 노출하고;
    상기 반도체 기판의 노출된 부분을 에칭하여 상기 반도체 기판의 적어도 일부를 관통하는 비아를 형성하고;
    트리밍 프로세스를 수행하여 상기 하드 마스크층과 상기 반도체 기판 사이의 언더컷(undercut)을 제거하고 상기 비아의 상단 모서리를 라운딩하며;
    상기 포토레지트층을 제거하는 것을 포함하는 비아 에칭 방법.
  2. 제1항에 있어서, 상기 하드 마스크층은 에치스톱 층 및 유전체층을 포함하는 것인 비아 에칭 방법.
  3. 제1항에 있어서, 상기 트리밍 프로세스는 상기 비아의 측벽의 표면조도(roughness)를 감소시키고, 테이퍼된 측벽 프로파일을 갖는 비아를 형성하는 것인 비아 에칭 방법.
  4. 제1항에 있어서, 상기 트리밍 프로세스는 He, Ar, O2, CF 기반 가스, NF3, 또는 SF6 중 하나 이상을 포함하는 혼합가스를 사용하는 것인 비아 에칭 방법.
  5. 제1항에 있어서, 상기 포토레지스트를 제거한 이후에 상기 비아 내에 도전층을 형성하는 것을 더 포함하는 비아 에칭 방법.
  6. 비아 에칭 방법에 있어서,
    하드 마스크층이 형성된 반도체 기판을 제공하고;
    상기 하드 마스크층 내에 상호연결 구조물을 형성하고;
    상기 하드 마스크층상에 포토레지스트층을 형성하고;
    상기 포토레지스트층을 패터닝하여 제1개구를 형성하고;
    상기 하드 마스크층을 패터닝하여 상기 제1개구 아래에 위치하는 제2개구를 형성함으로써 상기 반도체 기판의 일부를 노출하고;
    상기 반도체 기판의 노출된 부분을 에칭하여 상기 반도체 기판의 적어도 일부를 관통하는 비아를 형성하고;
    트리밍 프로세스를 수행하여 상기 하드 마스크층과 상기 반도체 기판 사이의 언더컷을 제거하고 상기 비아의 상단 모서리를 라운딩하며;
    상기 포토레지트층을 제거하는 것을 포함하는 비아 에칭 방법.
  7. 제6항에 있어서, 상기 트리밍 프로세스는 상기 비아의 측벽의 표면조도를 감소시키고, 테이퍼된 측벽 프로파일을 갖는 비아를 형성하는 것인 비아 에칭 방법.
  8. 제6항에 있어서, 상기 트리밍 프로세스는 He, Ar, O2, CF 기반 가스, NF3, 또는 SF6 중 하나 이상을 포함하는 혼합가스를 사용하는 것인 비아 에칭 방법.
  9. 집적 회로 구조물에 있어서,
    반도체 기판;
    상기 반도체 기판상에 형성된 하드 마스크층;
    상기 하드 마스크층 내에 형성된 적어도 하나의 도전층; 및
    상기 하드 마스크층으로부터 상기 반도체 기판의 적어도 일부까지 연장되는 비아를 포함하고,
    상기 하드 마스크층과 상기 반도체 기판 사이의 언더컷이 제거되며, 상기 비아는 라운딩된 상단 모서리와 테이퍼된 측벽을 갖는 것인 집적 회로 구조물.
  10. 제9항에 있어서, 상기 비아는 도전성 재료로 충진되는 것인 집적 회로 구조물.
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