JP2012227421A

JP2012227421A - 半導体記憶装置

Info

Publication number: JP2012227421A
Application number: JP2011095027A
Authority: JP
Inventors: Shuichi Nagase; 修一永瀬; Hisashi Nagamine; 久之長峰
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2011-04-21
Filing date: 2011-04-21
Publication date: 2012-11-15
Also published as: US20120267749A1

Abstract

【課題】ＤＲＡＭの回路規模や信号伝搬時間を抑制する。
【解決手段】半導体記憶装置には、不良なメモリセルのアドレスを記憶するためのヒューズ素子１２０が配列されるヒューズ領域１１６が形成される。ヒューズ領域１１６のまわりにはガードリング１１８が形成され、ガードリング１１８はパッシベーション膜１２４によって覆われる。ただし、ヒューズ領域１１６の上のパッシベーション膜１２４には開口部１２６が設けられる。ガードリング１１８は、第１層１２８の第１リング１３４、第２層１３０の第２リング１３６および第３層１３２の第３リング１３８とそれらを接続する第１接続リング１４２、第２接続リング１４４を含む。ここで、第２リング１３６の下に第１リング１３４の非形成領域が確保されるように、第１リング１３４を第２リング１３６の内側に配置する。
【選択図】図６

Description

本発明は半導体記憶装置に関し、特に、救済アドレスへのアクセス制御機能を備える半導体記憶装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置においては、記憶容量の増加にともなって良好に動作しないメモリセル(以下、「不良セル」とよぶ）の数も増大している。そこで、半導体記憶装置には、「冗長セル」とよばれる予備のメモリセルがあらかじめ用意される。不良セルへのアクセスを冗長セルへのアクセスに置換することにより、不良セルのメモリアドレスが救済される。以下、救済されるべき不良セルのアドレスのことを「救済アドレス」とよぶ。不良セルの検出および冗長セルへの置換は、半導体記憶装置の製造時においてウェハ状態で行われる。具体的には、ウェハ状態で行われる動作テストによって不良セルを検出し、その救済アドレスを半導体記憶装置に記録しておく。アクセス先が救済アドレスであるときには、その救済アドレスに対応づけられた冗長セルが実際のアクセス先となる。

救済アドレスを記憶する素子として不揮発性記憶素子であるヒューズ素子を用いることが多い。ヒューズ素子は、初期状態では電気的に導通状態であり、レーザービームの照射による経路遮断により非導通状態（絶縁状態）に変化する。ヒューズ素子の導通・非導通により１ビット分の情報を表現できる。したがって、複数のヒューズ素子に選択的にレーザービームを照射すれば、所望の救済アドレスを不揮発的に記録できる。救済アドレスの記録処理は、通常「トリミング」または「プログラミング」とよばれる。

半導体チップの主面は、配線工程完了後、パッシベーション膜とよばれる保護膜により被膜される。被膜後、動作テストによって不良セルが検出され、トリミングが実行される。トリミングを容易にするため、ヒューズ素子の直上に位置するパッシベーション膜には、あらかじめ開口部が設けられる。レーザービームは、この開口部からヒューズ素子に照射される。ヒューズ素子群に隣接配置される救済回路は、ヒューズ素子の状態（ビット）から救済アドレスを特定し、救済アドレス信号をメモリバンクに供給する。

ヒューズ素子は、所定の記憶領域（以下、「ヒューズ領域」とよぶ）に配置される。ヒューズ領域はガードリングとよばれる壁に囲まれ、ガードリングの外側に救済回路等の電子回路や各種信号線が配置される。ガードリングは、レーザー照射のストレスから電子回路等を守ったり、パッシベーション膜の開口部分から電子回路領域への水分の進入を阻止するための防護壁として機能する。

特開平５−６３０９１号公報

量産初期のように不良セルが多く発生する場合、あらかじめヒューズ素子を多数用意しておく必要がある。ヒューズ素子の増加は、救済アドレス信号を伝搬するための信号線を増加・複雑化させる。信号線の増加は、ＤＲＡＭの回路規模を増加させる要因となりやすい。また、信号線の複雑化は、救済アドレス信号の伝搬時間を長くするため、アクセス速度を低下させる要因にもなりかねない。

本発明にかかる半導体記憶装置は、不良なメモリセルのアドレスを記憶するためのヒューズ素子が配列されるヒューズ領域と、ヒューズ領域の周囲に形成されるリングであって、第１層に形成される第１リングと第１層よりも上の第２層に形成される第２リングを含むガードリングを備える。ここで、第２リングの下に第１リングの非形成領域が確保されるように、第１リングを第２リングの内側に配置する。

本発明によれば、ＤＲＡＭの回路規模や信号伝搬時間を抑制しやすくなる。

半導体記憶装置の平面レイアウト図である。一般構成例１におけるヒューズ領域とその周縁の平面レイアウト図である。一般構成例１におけるヒューズ領域とその周縁の断面図である。一般構成例１におけるヒューズ領域とガードリングの周辺拡大図である。第１実施形態におけるヒューズ領域とその周縁の平面レイアウト図である。第１実施形態におけるヒューズ領域とその周縁の断面図である。第１実施形態におけるヒューズ領域とガードリングの周辺拡大図である。一般構成例２におけるヒューズ領域とその周縁の断面図である。第２実施形態におけるヒューズ領域とその周縁の断面図である。一般構成例３におけるヒューズ領域とその周縁の断面図である。第３実施形態におけるヒューズ領域とその周縁の断面図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、半導体記憶装置１００の平面レイアウト図である。本実施形態における半導体記憶装置１００はＤＤＲ（Double-Data-Rate）型のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）である。紙面右方向にｘ軸、紙面上方向にｙ軸、紙面から手前に向かう方向にｚ軸を設定する。

図１では、メモリバンク１０２ａ〜１０２ｄの４つのメモリバンクを図示している。各メモリバンク１０２内においては、複数のワード線ＷＬ（ｙ方向）と複数のビット線ＢＬ（ｘ方向）が交差しており、その交点にはメモリセルＭＣが配置されている。メモリバンク１０２ａのｘ辺側にはロウデコーダ１０４ａが配置される。メモリバンク１０２ｂ、１０２ｃ、１０２ｄのｘ辺側にもそれぞれロウデコーダ１０４ｂ、１０４ｃ、１０４ｄが配置される。メモリバンク１０２のｙ辺側にはカラムデコーダ１０６ａが配置される。メモリバンク１０２ｂ、１０２ｃ、１０２ｄのｙ辺側にもそれぞれカラムデコーダ１０６ｂ、１０６ｃ、１０６ｄが配置される。

ロウデコーダ１０４ａ、１０４ｂの間には、ｘ方向にカラム制御回路１１０ａとロウ制御回路１０８ａが並置される。カラム制御回路１１０ａとロウ制御回路１０８ａは、メモリバンク１０２ａ、１０２ｂの両方に対応する。同様に、ロウデコーダ１０４ｃとロウデコーダ１０４ｄの間には、ｘ方向にカラム制御回路１１０ｂとロウ制御回路１０８ｂが並置される。カラム制御回路１１０ｂとロウ制御回路１０８ｂは、メモリバンク１０２ｃ、１０２ｄの両方に対応する。

メモリバンク１０２ａ、１０２ｂのｙ辺側には信号端子エリア１１２、メモリバンク１０２ｃ、１０２ｄのｙ辺側にはデータ端子エリア１１３がそれぞれ配置される。信号端子エリア１１２には、アドレス端子やコマンド端子等が配置される。データ端子エリア１１３には、データ入出力端子等が配置される。

更に、カラムデコーダ１０６ａ、１０６ｃの間にはリードライトバッファ１１４ａ、カラムデコーダ１０６ｂ、１０６ｄの間にはリードライトバッファ１１４ｂが配置される。リードライトバッファ１１４ａは、メモリバンク１０２ａ、１０２ｃに割り当てられる。リードライトバッファ１１４ｂは、メモリバンク１０２ｂ、１０２ｄに割り当てられる。

以下、メモリバンク１０２ａ、１０２ｂの制御を中心として説明するが、メモリバンク１０２ｃ、１０２ｄの制御についても基本的に同様である。

信号端子エリア１１２には、アドレスやコマンド等の各種信号が入力される。これらの信号は、信号端子エリア１１２の近傍に設けられたメインコントローラ（図示せず）で処理された後、ロウ制御回路１０８ａやカラム制御回路１１０ａに転送される。アドレス信号のうち、ロウアドレスはロウ制御回路１０８ａ、１０８ｂおよびロウデコーダ１０４ａ、〜１０４ｄに供給され、カラムアドレスはカラム制御回路１１０ａ、１１０ｂおよびカラムデコーダ１０６ａ〜１０６ｄに供給される。また、アドレス信号には、メモリバンク１０２ａ〜１０２ｄのいずれをアクセス対象とするかを指定する情報も含まれる。

ロウデコーダ１０４ａは、ロウ制御回路１０８ａにより制御され、メモリバンク１０２ａに含まれるいずれかのワード線をロウアドレスにしたがって選択する。ロウデコーダ１０４ｂは、ロウ制御回路１０８ａにより制御され、メモリバンク１０２ｂに含まれるいずれかのワード線をロウアドレスにしたがって選択する。

カラムデコーダ１０６ａは、カラム制御回路１１０ａにより制御され、メモリバンク１０２ａに含まれるいずれかのビット線ＢＬをカラムアドレスにしたがって選択する。選択されたビット線ＢＬはセンスアンプＳＡを介してリードライトバッファ１１４ａと接続される。これにより、アクセス対象となるメモリセルＭＣのデータはデータ端子エリア１１３内のデータ入出力端子を介してアクセス可能となる。同様に、カラムデコーダ１０６ｂは、カラム制御回路１１０ａにより制御され、メモリバンク１０２ｂに含まれるいずれかのビット線ＢＬをカラムアドレスにしたがって選択する。選択されたビット線ＢＬはセンスアンプＳＡを介してリードライトバッファ１１４ｂと接続される。リードライトバッファ１１４ｂにより増幅されたデータ信号は、データ端子エリア１１３からアクセス可能となる。

ロウ制御回路１０８ａ、１０８ｂ、カラム制御回路１１０ａ、１１０ｂには、救済アドレスを記録するためのヒューズ領域が確保されている。ロウ制御回路１０８ａは、入力されたロウアドレスが救済アドレス（不良セルのアドレス）に一致するときには、救済アドレス信号をロウデコーダ１０４ａやロウデコーダ１０４ｂに送信する。ロウデコーダ１０４ａ、１０４ｂは、救済アドレス信号を受信したときには、不良セルへのアクセスをあらかじめ定められた冗長セルへのアクセスに変更する。ロウ制御回路１０８ｂ、カラム制御回路１１０ａ、１１０ｂについても同様である。

以下においては、ロウ制御回路１０８等に含まれるヒューズ領域とその周縁の構成を中心として説明する。まず、一般的に考えられる構成を一般構成例１として説明し、そのあと、本発明を応用した構成を第１実施形態として説明する。

［一般構成例１］
図２は一般構成例１におけるヒューズ領域１１６とその周縁の平面レイアウト図であり、図３は一般構成例１におけるヒューズ領域１１６とその周縁の断面図である。図３は、図２のＡ−Ａで示す線に沿った半導体記憶装置１００の断面を示している。また、図４は、一般構成例１におけるヒューズ領域１１６とガードリング１１８の周辺拡大図である。図２、３、４を参照しつつ一般構成例１について説明する。

ヒューズ領域１１６には、レーザービームの照射により切断可能な複数のヒューズ素子１２０がｘｙ平面方向に配列される（図２参照）。ヒューズ素子１２０とヒューズ素子１２０の間隔は、レーザービームの精度に依存する。

ヒューズ素子１２０の上部はシリコン酸化膜１２２で被膜され、更に、その上部はパッシベーション膜１２４（保護膜）で被膜される（図３参照）。パッシベーション膜１２４は、ヒューズ素子１２０の直上部が開口するように形成される。これは、レーザービームＬＢを照射するとき、レーザービームＬＢのエネルギーがパッシベーション膜１２４によって減衰されないようにするためである。パッシベーション膜１２４はシリコン酸化膜１２２への堆積により形成されるため、開口部１２６の側面はｚ軸方向に対して斜形となる（図３参照）。いいかえれば、下層側（ヒューズ素子１２０側）よりも上層側の方が開口が大きくなる。ｘｙ平面においては、開口部１２６は長方形となる（図２参照）。

パッシベーション膜１２４はガードリング１１８を覆う（図３参照）。ガードリング１１８は、開口部１２６を包囲するように形成される（図２、図３参照）。図３に示すガードリング１１８は、第１層１２８、第２層１３０、第３層１３２という３つの層から成る。これらの層は、配線層であってもよい。第１層１２８、第２層１３０、第３層１３２には、それぞれ第１リング１３４、第２リング１３６、第３リング１３８が形成される。これらのリングは信号伝送のための配線である必要はない。

第１リング１３４と第２リング１３６は第１接続リング１４２により接続され、第２リング１３６と第３リング１３８は第２接続リング１４４に接続される。すなわち、図３のガードリング１１８は、第１リング１３４、第２リング１３６、第３リング１３８とそれらを接続する第１接続リング１４２、第２接続リング１４４が一体化したリングである。このような３層構成のガードリング１１８がヒューズ領域１１６を包囲している。また、これら３層のリングはｚ軸方向に直列している（図３参照）。

ヒューズ素子１２０は、第１リング１３４と同じ第１層１２８に形成される。ヒューズ素子１２０はＶＩＡ１４８を介してセル配線層１５０と接続され、セル配線層１５０はＶＩＡ１５２を介して更に下層の拡散層１５４に接続される。セル配線層１５０は、図示しない信号線を介して、ガードリング１１８よりも外側（図３の場合、ｙ軸正方向側）に位置する救済回路（図示せず）等と接続される。

開口部１２６からレーザービームＬＢをヒューズ素子１２０に照射すると、レーザービームＬＢはシリコン酸化膜１２２を貫通し、ヒューズ素子１２０を溶断する。開口部１２６を包囲するガードリング１１８により、ガードリング１１８よりも外側に位置する救済回路等の各種電子回路はこの破壊によるストレスから守られる。また、開口部１２６から水や埃などの異物が進入した場合にも、ガードリング１１８により外側の電子回路や配線は守られる。いわば、ガードリング１１８は、電子回路領域を守るための防護壁である。

図２〜図４に示す構成において、ガードリング１１８の底部、すなわち、第１リング１３４から、ヒューズ素子１２０までの距離をＤ１とする。第１層１２８においては、第１リング１３４の外側に各種配線（第１配線１５６）を配置するための第１配線領域１５８が確保される。ガードリング１１８よりも内側（図３のｙ軸負方向側：開口部１２６側）は、ガードリング１１８による防護ができないため、第１配線１５６を配置できない。このガードリング１１８よりも内側の領域を非配線領域１６０とよぶことにする。本発明者は、図２〜図４に示す構成では、距離Ｄ１が大きいため、非配線領域１６０が大きくなり、結果として、回路スペースを有効利用できないと考えた。

［第１実施形態］
図５は第１実施形態におけるヒューズ領域１１６とその周縁の平面レイアウト図であり、図６は第１実施形態におけるヒューズ領域１１６とその周縁の断面図である。図６は、図５のＡ−Ａで示す線に沿った半導体記憶装置１００の断面を示している。また、図７は、第１実施形態におけるヒューズ領域１１６とガードリング１１８の周辺拡大図である。図５、６、７を参照しつつ第１実施形態について説明する。

図６に示すように、第１実施形態においては第２リング１３６が内側（ｙ軸負方向側：開口部１２６側）に延伸している。そして、第２リング１３６の内側において第１リング１３４が接続される。この結果、第１接続リング１４２と第２接続リング１４４は、ｚ軸方向に直列していない。いいかえれば、第１リング１３４、第２リング１３６、第３リング１３８、第１接続リング１４２、第２接続リング１４４は、ｚ軸方向に直列していない。第２リング１３６が内側にせり出す構造となっているため、第１リング１３４が開口部１２６に近づくことになり、距離Ｄ１が短縮されている。

このように、第１リング１３４を第２リング１３６の内側に配置することにより非配線領域１６０が狭くなり、第１配線領域１５８を広く確保することができる。これは、第２リング１３６の下に第１リング１３４の非形成領域が確保されるため、ここに第１配線領域１５８を設けることができるためである。この広がった第１配線領域１５８を利用すれば、回路規模を拡大することなくより多くの配線が可能となる。また、第１配線領域１５８の拡大により、第１配線１５６をより太くできるので、配線抵抗を減らすこともできる。あるいは、電源幹線を新たに設けてもよい。このような対応策により、信号の伝搬速度を高速化しやすくなる。ｙ軸方向だけでなく、ｘ軸方向においても、第１実施形態における半導体記憶装置１００は、一般構成例１よりも第１配線領域１５８を大きく確保しやすくなる。

次に、ガードリング１１８を４層で構成するときに一般的に考えられる構成を一般構成例２として説明し、そのあと、本発明を４層のガードリング１１８に応用した構成を第２実施形態として説明する。

［一般構成例２］
図８は、一般構成例２におけるヒューズ領域１１６とその周縁の断面図である。図８に示すガードリング１１８は、第１層１２８、第２層１３０、第３層１３２および第４層１３３の４層から構成される。第１層１２８、第２層１３０、第３層１３２、第４層１３３には、それぞれ第１リング１３４、第２リング１３６、第３リング１３８、第４リング１４０が形成される。パッシベーション膜１２４に充分な厚みがあれば４層以上の構成も可能である。

第１リング１３４と第２リング１３６は第１接続リング１４２により接続され、第２リング１３６と第３リング１３８は第２接続リング１４４に接続される。また、第３リング１３８と第４リング１４０は第３接続リング１４６により接続される。図８のガードリング１１８は、第１リング１３４、第２リング１３６、第３リング１３８、第４リング１４０とそれらを接続する第１接続リング１４２、第２接続リング１４４、第３接続リング１４６が一体化したものである。図８の場合、一般構成例１と同じくこれらのリングはｚ軸方向に直列している。

図８の場合、第２層１３０に設けられる第２配線領域に第２配線１６２が設置されている。第２リング１３６から開口部１２６までの距離をＤ２とする。ガードリング１１８よりも内側（図３のｙ軸負方向側）は、ガードリング１１８による防護ができないため、第１配線１５６や第２配線１６２を配置できない。この結果、一般構成例１と同じく、第１層１２８や第２層１３０において非配線領域１６０が大きくなりやすい。

［第２実施形態］
図９は第２実施形態におけるヒューズ領域１１６とその周縁の断面図である。図９に示すように、第２実施形態においては第２リング１３６と第３リング１３８が開口部１２６側に延伸している。第２リング１３６の内側において第１リング１３４が接続され、第３リング１３８の内側において第２リング１３６が接続される。図９の場合、第１接続リング１４２と第２接続リング１４４、第３接続リング１４６は、ｚ軸方向に直列していない。いいかえれば、第１リング１３４、第２リング１３６、第３リング１３８、第４リング１４０、第１接続リング１４２、第２接続リング１４４は、第３接続リング１４６ｚ軸方向に直列していない。第３リング１３８と第２リング１３６が、内側にせり出す構造となっているため、距離Ｄ１、Ｄ２が短縮される。

このように、第１リング１３４を第２リング１３６の内側に、第２リング１３６を第３リング１３８の内側に配置することにより非配線領域１６０が狭くなるため、第１配線領域１５８や第２配線領域１６４を広く確保することができる。第２リング１３６の下に第１配線領域１５８（第１リング１３４の非形成領域）が確保されるとともに、第３リング１３８の下にも第２配線領域１６４（第２リング１３６の非形成領域）が広く確保されるためである。この広がった第１配線領域１５８と第２配線領域１６４により、省スペースにてより多くの配線が可能となる。また、第１配線領域１５８や第２配線領域１６４の拡大により、第１配線１５６や第２配線１６２をより太くできるので、配線抵抗を減らすこともできる。あるいは、電源幹線を新たに設けてもよい。このような対応策により、信号の伝搬速度を高速化しやすくなる。ｙ軸方向だけでなく、ｘ軸方向においても、第２実施形態における半導体記憶装置１００は、一般構成例２よりも第１配線領域１５８や第２配線領域１６４を大きく確保しやすくなる。

最後に、ガードリング１１８を２層で構成するときに一般的に考えられる構成を一般構成例３として説明し、そのあと、本発明を２層のガードリング１１８に応用した構成を第３実施形態として説明する。

［一般構成例３］
図１０は、一般構成例３におけるヒューズ領域１１６とその周縁の断面図である。図１０に示すガードリング１１８は、第１層１２８および第２層１３０という２つの層を含む。第１層１２８と第２層１３０には、それぞれ第１リング１３４と第２リング１３６が形成される。

第１リング１３４と第２リング１３６は第１接続リング１４２により接続される。図１０のガードリング１１８は、第１リング１３４、第２リング１３６とそれらを接続する第１接続リング１４２が一体化したものである。図１０の場合、一般構成例１、２と同じくこれらのリングはｚ軸方向に直列している。図１０の場合においても、一般構成例１、２と同じく、第１層１２８において非配線領域１６０が大きくなりやすい。

［第３実施形態］
図１１は第３実施形態におけるヒューズ領域１１６とその周縁の断面図である。図１１に示すように、第３実施形態においては第２リング１３６が開口部１２６側に延伸している。第２リング１３６の内側において第１リング１３４が接続される。第２リング１３６が、一般構成例３と比べて内側にせり出す構造となっているため、距離Ｄ１が短縮される。

第１リング１３４を第２リング１３６の内側に配置することにより非配線領域１６０が狭くなるため、第１配線領域１５８を広く確保することができる。この広がった第１配線領域１５８により、省スペースにてより多くの配線が可能となる。ｙ軸方向だけでなく、ｘ軸方向においても、第３実施形態における半導体記憶装置１００は、一般構成例３よりも第１配線領域１５８を大きく確保しやすくなる。

以上、実施形態に基づいて、半導体記憶装置１００を説明した。パッシベーション膜１２４を、シリコン酸化膜１２２に堆積させるとき、開口部１２６の断面は図３等に示すように斜形になりやすい。このような構造に鑑みて、本実施形態に示したように第１リング１３４等を内側に寄せて配置すれば、第１配線領域１５８や第２配線領域１６４を開口部１２６のより近くまで確保できる。第１配線１５６や第２配線１６２等を省スペースにて多数配線しやすくなるため、ヒューズ素子１２０の実装密度を高めることができる。あるいは、第１配線１５６等の配線を太くしたり、電源幹線を増やすことにより、信号伝搬速度の低下を抑制することもできる。

以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。従って、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。

１００半導体記憶装置、１０２メモリバンク、１０４ロウデコーダ、１０６カラムデコーダ、１０８ロウ制御回路、１１０カラム制御回路、１１２信号端子エリア、１１３データ端子エリア、１１４リードライトバッファ、１１６ヒューズ領域、１１８ガードリング、１２０ヒューズ素子、１２２シリコン酸化膜、１２４パッシベーション膜、１２６開口部、１２８第１層、１３０第２層、１３２第３層、１３３第４層、１３４第１リング、１３６第２リング、１３８第３リング、１４０第４リング、１４２第１接続リング、１４４第２接続リング、１４６第３接続リング、１４８ＶＩＡ、１５０セル配線層、１５２ＶＩＡ、１５４拡散層、１５６第１配線、１５８第１配線領域、１６０非配線領域、１６２第２配線、１６４第２配線領域。

Claims

不良なメモリセルのアドレスを記憶するためのヒューズ素子が配列されるヒューズ領域と、
前記ヒューズ領域の周囲に形成されるリングであって、第１層に形成される第１リングと前記第１層よりも上の第２層に形成される第２リングを含むガードリングと、を備え、
前記第２リングの下に前記第１リングの非形成領域が確保されるように、前記第１リングを前記第２リングの内側に配置したことを特徴とする半導体記憶装置。
前記第１層および第２層を覆い、前記ヒューズ領域の直上に開口部が設けられた保護膜、を更に備え、
前記ガードリングは、前記保護膜内における前記開口部の周縁に設けられることを特徴とする請求項１に記載の半導体記憶装置。
前記開口部は、下層側の開口面積よりも上層側の開口面積が大きいことを特徴とする請求項２に記載の半導体記憶装置。
前記ガードリングは、前記第２層よりも上の第３層に形成される第３リングを更に備えることを特徴とする請求項１に記載の半導体記憶装置。
前記第２リングは、前記第３リングよりも内側にせり出すように形成されることを特徴とする請求項４に記載の半導体記憶装置。
前記第３リングの下に前記第２リングの非形成領域を確保し、前記非形成領域に信号配線が形成されることを特徴とする請求項５に記載の半導体記憶装置。
前記第１層の前記非形成領域には、信号配線が形成されることを特徴とする請求項１に記載の半導体記憶装置。
前記信号配線は、前記ヒューズ素子の接続状態を示す信号を伝搬するための配線であることを特徴とする請求項７に記載の半導体記憶装置。