JP3164083B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP3164083B2 JP3164083B2 JP29827898A JP29827898A JP3164083B2 JP 3164083 B2 JP3164083 B2 JP 3164083B2 JP 29827898 A JP29827898 A JP 29827898A JP 29827898 A JP29827898 A JP 29827898A JP 3164083 B2 JP3164083 B2 JP 3164083B2
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- integrated circuit
- microprocessor
- semiconductor integrated
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
- G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
- G06F15/7846—On-chip cache and off-chip main memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、マイクロプロセッサとキャッシュメモリと
を備える半導体集積回路に関する。
関し、特に、マイクロプロセッサとキャッシュメモリと
を備える半導体集積回路に関する。
【０００２】
【従来の技術】コンピュータシステムの分野における大
容量の主記憶装置は、その動作速度がマイクロプロセッ
サの動作速度に比して遅い。このため、最近のマイクロ
プロセッサでは、キャッシュメモリをマイクロプロセッ
サの近傍に配置し、データの一部をキャッシュメモリに
記憶することによって、マイクロプロセッサの速度を低
下させることなく作動させている。
容量の主記憶装置は、その動作速度がマイクロプロセッ
サの動作速度に比して遅い。このため、最近のマイクロ
プロセッサでは、キャッシュメモリをマイクロプロセッ
サの近傍に配置し、データの一部をキャッシュメモリに
記憶することによって、マイクロプロセッサの速度を低
下させることなく作動させている。
【０００３】キャッシュメモリには、高速作動が要求さ
れるため、ＳＲＡＭ(Static RandomAccess Memory)を使
用することが一般的であった。しかし、ＳＲＡＭは、同
容量のＤＲＡＭ（Dynamic Random Access Memory）に比
して回路規模が大きいため、キャッシュメモリを更に大
容量化しようとする場合には、回路規模が非常に大きく
なって好ましくない。
れるため、ＳＲＡＭ(Static RandomAccess Memory)を使
用することが一般的であった。しかし、ＳＲＡＭは、同
容量のＤＲＡＭ（Dynamic Random Access Memory）に比
して回路規模が大きいため、キャッシュメモリを更に大
容量化しようとする場合には、回路規模が非常に大きく
なって好ましくない。
【０００４】
【発明が解決しようとする課題】そこで、ＳＲＡＭに代
えてＤＲＡＭを使用することが考えられる。ここで、Ｄ
ＲＡＭをキャッシュメモリとして使用する場合には、例
えば半導体集積回路（以下、ＬＳＩとも呼ぶ）の中央部
にマイクロプロセッサを、マイクロプロセッサの周辺部
にＤＲＡＭを夫々配置し、マイクロプロセッサと、半導
体集積回路の周縁部に配置されたボンディングパッドと
の間にＤＲＡＭを配置する。
えてＤＲＡＭを使用することが考えられる。ここで、Ｄ
ＲＡＭをキャッシュメモリとして使用する場合には、例
えば半導体集積回路（以下、ＬＳＩとも呼ぶ）の中央部
にマイクロプロセッサを、マイクロプロセッサの周辺部
にＤＲＡＭを夫々配置し、マイクロプロセッサと、半導
体集積回路の周縁部に配置されたボンディングパッドと
の間にＤＲＡＭを配置する。
【０００５】現行のＤＲＡＭをキャッシュメモリとして
用い、上記配置条件下でマイクロプロセッサ及びキャッ
シュメモリを同じＬＳＩ上に搭載すると、ＤＲＡＭに備
えたリダンダンシ機能用の多数のヒューズが、ボンディ
ングパッドとマイクロプロセッサとの間に位置する。こ
のため、ボンディングパッドとマイクロプロセッサとを
接続する信号線の経路とヒューズとが干渉し、配線経路
が煩雑になる。
用い、上記配置条件下でマイクロプロセッサ及びキャッ
シュメモリを同じＬＳＩ上に搭載すると、ＤＲＡＭに備
えたリダンダンシ機能用の多数のヒューズが、ボンディ
ングパッドとマイクロプロセッサとの間に位置する。こ
のため、ボンディングパッドとマイクロプロセッサとを
接続する信号線の経路とヒューズとが干渉し、配線経路
が煩雑になる。
【０００６】本発明は、上記に鑑み、リダンダンシ機能
を有するＤＲＡＭをキャッシュメモリとして用いながら
も、ボンディングパッドとマイクロプロセッサとを接続
する信号線を、ＤＲＡＭを経由しつつ適正に設けること
ができる半導体集積回路を提供することを目的とする。
を有するＤＲＡＭをキャッシュメモリとして用いながら
も、ボンディングパッドとマイクロプロセッサとを接続
する信号線を、ＤＲＡＭを経由しつつ適正に設けること
ができる半導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体集積回路は、キャッシュメモリとマ
イクロプロセッサとを備えた半導体集積回路であって、
前記キャッシュメモリが、不良メモリセルを冗長メモリ
セルに置き換えるリダンダンシ機能を有するＤＲＡＭか
ら構成され、ボンディングパッドと前記マイクロプロセ
ッサとが前記ＤＲＡＭを挟んで相互に対向して配置さ
れ、前記リダンダンシ機能で用いるヒューズが、ヒュー
ズの長手方向と直交する方向に複数本が並列して形成さ
れた前記直交方向に長辺を有する複数の略矩形状のヒュ
ーズブロックとして構成され、前記各ヒューズブロック
の長辺が、前記マイクロプロセッサと前記ボンディング
パッドとを接続する信号線の延在方向に沿うことを特徴
とする。
に、本発明の半導体集積回路は、キャッシュメモリとマ
イクロプロセッサとを備えた半導体集積回路であって、
前記キャッシュメモリが、不良メモリセルを冗長メモリ
セルに置き換えるリダンダンシ機能を有するＤＲＡＭか
ら構成され、ボンディングパッドと前記マイクロプロセ
ッサとが前記ＤＲＡＭを挟んで相互に対向して配置さ
れ、前記リダンダンシ機能で用いるヒューズが、ヒュー
ズの長手方向と直交する方向に複数本が並列して形成さ
れた前記直交方向に長辺を有する複数の略矩形状のヒュ
ーズブロックとして構成され、前記各ヒューズブロック
の長辺が、前記マイクロプロセッサと前記ボンディング
パッドとを接続する信号線の延在方向に沿うことを特徴
とする。
【０００８】本発明の半導体集積回路では、ボンディン
グパッドとマイクロプロセッサとの間に位置するヒュー
ズブロックが信号線に沿って延在するので、ヒューズブ
ロックの相互間に、信号線を通過させるスペースを十分
に確保できる。従って、ＤＲＡＭをキャッシュメモリと
して用いた場合でも、信号線をＤＲＡＭを経由しつつ適
正に配線することができる。
グパッドとマイクロプロセッサとの間に位置するヒュー
ズブロックが信号線に沿って延在するので、ヒューズブ
ロックの相互間に、信号線を通過させるスペースを十分
に確保できる。従って、ＤＲＡＭをキャッシュメモリと
して用いた場合でも、信号線をＤＲＡＭを経由しつつ適
正に配線することができる。
【０００９】ここで、前記複数のヒューズブロックは、
各短辺が一直線状に整列することが好ましい。これによ
り、ヒューズと同じ層に形成される他の配線の経路が干
渉する不都合を最小限に抑えることができる。
各短辺が一直線状に整列することが好ましい。これによ
り、ヒューズと同じ層に形成される他の配線の経路が干
渉する不都合を最小限に抑えることができる。
【００１０】また、前記ヒューズブロックは双方の長辺
が隣接する一対のヒューズブロック対として配置され、
該各ヒューズブロック対が所定のピッチで配置されるこ
とが好ましい。この場合、ヒューズブロック対相互間の
スペースがより効果的に得られる。
が隣接する一対のヒューズブロック対として配置され、
該各ヒューズブロック対が所定のピッチで配置されるこ
とが好ましい。この場合、ヒューズブロック対相互間の
スペースがより効果的に得られる。
【００１１】更に好ましくは、前記複数のヒューズブロ
ックは、短辺が一直線状に整列する。これにより、ヒュ
ーズと同じ層に形成される他の配線の経路が干渉する不
都合を最小限に抑えることができる。
ックは、短辺が一直線状に整列する。これにより、ヒュ
ーズと同じ層に形成される他の配線の経路が干渉する不
都合を最小限に抑えることができる。
【００１２】また、前記ヒューズが半導体基板上に形成
されるｎ層目の金属配線から成り、前記信号線が前記ヒ
ューズの上層に形成されるｎ＋１層目の金属配線から成
ることが好ましい（但し、ｎは正の整数）。これによ
り、例えばヒューズ上に、ヒューズをレーザ切断するた
めのヒューズ窓領域が形成される場合でも、ヒューズ窓
領域に影響されることなく信号線を良好に配線すること
ができる。
されるｎ層目の金属配線から成り、前記信号線が前記ヒ
ューズの上層に形成されるｎ＋１層目の金属配線から成
ることが好ましい（但し、ｎは正の整数）。これによ
り、例えばヒューズ上に、ヒューズをレーザ切断するた
めのヒューズ窓領域が形成される場合でも、ヒューズ窓
領域に影響されることなく信号線を良好に配線すること
ができる。
【００１３】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の第１実施形態例における
半導体集積回路（ＬＳＩ）の各部の配置を示す平面図で
ある。ＬＳＩ１１は、マイクロプロセッサ（ＭＰＵマク
ロ）１３と、マイクロプロセッサ１３の三方を囲んで配
設される一対のキャッシュメモリ（ＤＲＡＭマクロ）１
５と、半導体集積回路の外縁部に配設されるボンディン
グパッドＢＰとを有する。
に説明する。図１は、本発明の第１実施形態例における
半導体集積回路（ＬＳＩ）の各部の配置を示す平面図で
ある。ＬＳＩ１１は、マイクロプロセッサ（ＭＰＵマク
ロ）１３と、マイクロプロセッサ１３の三方を囲んで配
設される一対のキャッシュメモリ（ＤＲＡＭマクロ）１
５と、半導体集積回路の外縁部に配設されるボンディン
グパッドＢＰとを有する。
【００１４】キャッシュメモリ１５は、キャッシュデー
タ用ＤＲＡＭマクロとＴＡＧ（タグ）用ＤＲＡＭマクロ
から成りいずれも不良メモリセルを冗長メモリセルに置
き換えるリダンダンシ機能を有する。ボンディングパッ
ドＢＰとマイクロプロセッサ１３とは、各ＤＲＡＭ（１
５）を挟んで相互に対向して配置される。ボンディング
パッドＢＰは、例えば約６００程度が配置されている。
なお、各要素は、縮尺通りには描かれてはいない。
タ用ＤＲＡＭマクロとＴＡＧ（タグ）用ＤＲＡＭマクロ
から成りいずれも不良メモリセルを冗長メモリセルに置
き換えるリダンダンシ機能を有する。ボンディングパッ
ドＢＰとマイクロプロセッサ１３とは、各ＤＲＡＭ（１
５）を挟んで相互に対向して配置される。ボンディング
パッドＢＰは、例えば約６００程度が配置されている。
なお、各要素は、縮尺通りには描かれてはいない。
【００１５】図１から分かるように、各キャッシュデー
タ用ＤＲＡＭマクロが、ＬＳＩチップにおいて対向する
２辺に隣接して配置され、ＴＡＧ用ＤＲＡＭマクロが他
の一辺に隣接して配置される。キャッシュデータ用ＤＲ
ＡＭマクロ及びＴＡＧ用ＤＲＡＭマクロが、ボンディン
グパッドＢＰとマイクロプロセッサ１３の入出力端子
（図示せず）との間に位置するため、ボンディングパッ
ドＢＰとマイクロプロセッサ１３の入出力端子とを接続
する信号線１６は、キャッシュデータ用ＤＲＡＭマクロ
とＴＡＧ用ＤＲＡＭマクロとを通過することとなる。こ
の場合、リダンダンシ機能用のヒューズの配置によって
は、信号線１６の配線上の障害になる。
タ用ＤＲＡＭマクロが、ＬＳＩチップにおいて対向する
２辺に隣接して配置され、ＴＡＧ用ＤＲＡＭマクロが他
の一辺に隣接して配置される。キャッシュデータ用ＤＲ
ＡＭマクロ及びＴＡＧ用ＤＲＡＭマクロが、ボンディン
グパッドＢＰとマイクロプロセッサ１３の入出力端子
（図示せず）との間に位置するため、ボンディングパッ
ドＢＰとマイクロプロセッサ１３の入出力端子とを接続
する信号線１６は、キャッシュデータ用ＤＲＡＭマクロ
とＴＡＧ用ＤＲＡＭマクロとを通過することとなる。こ
の場合、リダンダンシ機能用のヒューズの配置によって
は、信号線１６の配線上の障害になる。
【００１６】図２は、本実施形態例の半導体集積回路の
構成を示すブロック図である。キャッシュメモリ１５
は、メモリセルアレイ１７、メモリセルアレイ１７に付
随するアドレスデコーダ１９、アドレスバッファ２０、
リダンダンシデコーダ２３、リダンダンシメモリセルア
レイ２２、及びデータ入出力バッファ２１を有する。リ
ダンダンシメモリセルアレイ２２及びリダンダンシデコ
ーダ２３は、リダンダンシ機能を有するリダンダンシ回
路系を構成する。
構成を示すブロック図である。キャッシュメモリ１５
は、メモリセルアレイ１７、メモリセルアレイ１７に付
随するアドレスデコーダ１９、アドレスバッファ２０、
リダンダンシデコーダ２３、リダンダンシメモリセルア
レイ２２、及びデータ入出力バッファ２１を有する。リ
ダンダンシメモリセルアレイ２２及びリダンダンシデコ
ーダ２３は、リダンダンシ機能を有するリダンダンシ回
路系を構成する。
【００１７】マイクロプロセッサ１３は、アドレスバッ
ファ２０にアドレス信号２５を供給し、データ入出力バ
ッファ２１との間で各種の信号２６を授受する。アドレ
スバッファ２０は、アドレスデコーダ１９及びリダンダ
ンシデコーダ２３にアドレス信号２７を夫々供給する。
アドレスデコーダ１９及びリダンダンシデコーダ２３に
は、アドレスバッファ２０からアドレス信号２７が夫々
供給される。リダンダンシデコーダ２３は、リダンダン
シメモリセルアレイ２２で欠陥が検出された場合に、不
良メモリセルと、リダンダンシメモリセルアレイ２２に
おける対応する冗長メモリセルとを置換することによ
り、ＤＲＡＭ（１５）を正常なデバイスとして動作させ
る。
ファ２０にアドレス信号２５を供給し、データ入出力バ
ッファ２１との間で各種の信号２６を授受する。アドレ
スバッファ２０は、アドレスデコーダ１９及びリダンダ
ンシデコーダ２３にアドレス信号２７を夫々供給する。
アドレスデコーダ１９及びリダンダンシデコーダ２３に
は、アドレスバッファ２０からアドレス信号２７が夫々
供給される。リダンダンシデコーダ２３は、リダンダン
シメモリセルアレイ２２で欠陥が検出された場合に、不
良メモリセルと、リダンダンシメモリセルアレイ２２に
おける対応する冗長メモリセルとを置換することによ
り、ＤＲＡＭ（１５）を正常なデバイスとして動作させ
る。
【００１８】メモリセルアレイ１７（図１）は、冗長ワ
ード線を含む複数のワード線と、冗長ビット線対を含む
複数のビット線対とを有する。ワード線とビット線対と
の各交差部分に、MOSトランジスタを有する複数のメモ
リセル（図示せず）が行列状に配設されている。また、
ＤＲＡＭ（１５）には、メモリセルアレイ１７内におけ
る選択されたメモリセルの記憶内容を読み出すと共に、
対応するメモリセルの記憶内容をリストアするセンスア
ンプ（図示せず）が配設されている。
ード線を含む複数のワード線と、冗長ビット線対を含む
複数のビット線対とを有する。ワード線とビット線対と
の各交差部分に、MOSトランジスタを有する複数のメモ
リセル（図示せず）が行列状に配設されている。また、
ＤＲＡＭ（１５）には、メモリセルアレイ１７内におけ
る選択されたメモリセルの記憶内容を読み出すと共に、
対応するメモリセルの記憶内容をリストアするセンスア
ンプ（図示せず）が配設されている。
【００１９】図３は、リダンダンシメモリセルアレイ２
２及びリダンダンシデコーダ２３を含むリダンダンシ回
路を示す回路図である。
２及びリダンダンシデコーダ２３を含むリダンダンシ回
路を示す回路図である。
【００２０】リダンダンシ回路は、マイクロプロセッサ
１３（図２）から供給されるアドレスとリダンダンシデ
コーダ２３からの不良アドレスとを比較し、アドレスと
不良アドレスとが一致したときに一致信号を出力する機
能を有し、ヒューズ部１４、一致検出部１８、及び出力
部２４を有する。ヒューズ部１４は、テスト結果に応じ
てレーザ光で溶断されるヒューズＦ０〜Ｆｎを有し、各
ヒューズＦ０〜Ｆｎに対応してNchMOSトランジスタＱ０
〜Ｑｎ、及びインバータＩ０〜Ｉｎを有する。
１３（図２）から供給されるアドレスとリダンダンシデ
コーダ２３からの不良アドレスとを比較し、アドレスと
不良アドレスとが一致したときに一致信号を出力する機
能を有し、ヒューズ部１４、一致検出部１８、及び出力
部２４を有する。ヒューズ部１４は、テスト結果に応じ
てレーザ光で溶断されるヒューズＦ０〜Ｆｎを有し、各
ヒューズＦ０〜Ｆｎに対応してNchMOSトランジスタＱ０
〜Ｑｎ、及びインバータＩ０〜Ｉｎを有する。
【００２１】一致検出部１８は、選択されたアドレスが
不良アドレスと一致するか否かを検出するもので、ヒュ
ーズＦ０〜Ｆｎに夫々対応するＤＲＡＭのアドレスＡ０
〜Ａｎ毎に、NchMOSトランジスタＭ０1、Ｍ０2〜Ｍ
ｎ1、Ｍｎ2、及び、NchMOSトランジスタＭ０1、Ｍ０2〜
Ｍｎ1、Ｍｎ2の場合と反転レベルの信号で動作するNchM
OSトランジスタ／Ｍ０1、／Ｍ０2〜／Ｍｎ1、／Ｍｎ
2と、ゲートにプリチャージ信号ＰＲが供給されるPchMO
Sトランジスタ３０とを有する。一致検出部１８は更
に、選択されたアドレスと不良アドレスとの一致結果が
一方の入力端子に与えられ、プリチャージ信号ＰＲが他
方の入力端子に与えられるＮＡＮＤゲート２８を有す
る。NchMOSトランジスタＭ０1、Ｍ０2〜Ｍｎ1、Ｍｎ2に
夫々対応して、インバータｉ０〜ｉｎが設けられてい
る。出力部２４は、ヒューズＦ０〜Ｆｎによって指定さ
れるアドレスとＤＲＡＭのアドレスＡ０〜Ａｎとが一致
したとき、リダンダンシアレイ活性化信号の１つを活性
化する。
不良アドレスと一致するか否かを検出するもので、ヒュ
ーズＦ０〜Ｆｎに夫々対応するＤＲＡＭのアドレスＡ０
〜Ａｎ毎に、NchMOSトランジスタＭ０1、Ｍ０2〜Ｍ
ｎ1、Ｍｎ2、及び、NchMOSトランジスタＭ０1、Ｍ０2〜
Ｍｎ1、Ｍｎ2の場合と反転レベルの信号で動作するNchM
OSトランジスタ／Ｍ０1、／Ｍ０2〜／Ｍｎ1、／Ｍｎ
2と、ゲートにプリチャージ信号ＰＲが供給されるPchMO
Sトランジスタ３０とを有する。一致検出部１８は更
に、選択されたアドレスと不良アドレスとの一致結果が
一方の入力端子に与えられ、プリチャージ信号ＰＲが他
方の入力端子に与えられるＮＡＮＤゲート２８を有す
る。NchMOSトランジスタＭ０1、Ｍ０2〜Ｍｎ1、Ｍｎ2に
夫々対応して、インバータｉ０〜ｉｎが設けられてい
る。出力部２４は、ヒューズＦ０〜Ｆｎによって指定さ
れるアドレスとＤＲＡＭのアドレスＡ０〜Ａｎとが一致
したとき、リダンダンシアレイ活性化信号の１つを活性
化する。
【００２２】上記構成のリダンダンシ回路では、テスト
結果により選択された不良メモリセルに対応するヒュー
ズＦがレーザ切断された場合、溶断したヒューズＦと不
良アドレス双方のアドレスの一致が一致検出部１８で検
出される。更に、出力部２４が検出結果に応答して、リ
ダンダンシアレイ活性化信号の１つ、例えばＲＤＥ０を
活性化する。また、出力部２４は、ＲＤＥ信号が１つで
も活性化された場合に、通常のメモリセルの動作を停止
するため、つまり冗長メモリセルで置換されたメモリセ
ルを非選択とするために信号ＮＤを活性化する。
結果により選択された不良メモリセルに対応するヒュー
ズＦがレーザ切断された場合、溶断したヒューズＦと不
良アドレス双方のアドレスの一致が一致検出部１８で検
出される。更に、出力部２４が検出結果に応答して、リ
ダンダンシアレイ活性化信号の１つ、例えばＲＤＥ０を
活性化する。また、出力部２４は、ＲＤＥ信号が１つで
も活性化された場合に、通常のメモリセルの動作を停止
するため、つまり冗長メモリセルで置換されたメモリセ
ルを非選択とするために信号ＮＤを活性化する。
【００２３】ところで、本実施形態例では、ＬＳＩ１１
におけるアルミニウム配線を１層目〜４層目まで作製
し、リダンダンシ機能用のヒューズを３層目のアルミニ
ウム配線を利用して形成し、信号線１６を４層目のアル
ミニウム配線を利用して形成する。この場合のヒューズ
Ｆ０〜Ｆｎは、図４に示すように、ヒューズの長手方向
と直交する方向に複数本が並列しこの直交方向に長い略
矩形状ヒューズブロックＦＢとして構成される。図４
は、ヒューズの配置状態を模式的に示す平面図である。
におけるアルミニウム配線を１層目〜４層目まで作製
し、リダンダンシ機能用のヒューズを３層目のアルミニ
ウム配線を利用して形成し、信号線１６を４層目のアル
ミニウム配線を利用して形成する。この場合のヒューズ
Ｆ０〜Ｆｎは、図４に示すように、ヒューズの長手方向
と直交する方向に複数本が並列しこの直交方向に長い略
矩形状ヒューズブロックＦＢとして構成される。図４
は、ヒューズの配置状態を模式的に示す平面図である。
【００２４】図５は、ヒューズのキャッシュメモリ内で
の配置状態を示す平面図であり、図１におけるキャッシ
ュデータ用ＤＲＡＭマクロを詳細に示している。キャッ
シュデータ用ＤＲＡＭマクロは、メモリセルが所定数ず
つ配置されたメモリセルアレイ１７を有し、各メモリセ
ルアレイ１７の間にはＸデコーダ４０が配設され、各メ
モリセルアレイ１７に対応してＹデコーダ４１が配設さ
れる。
の配置状態を示す平面図であり、図１におけるキャッシ
ュデータ用ＤＲＡＭマクロを詳細に示している。キャッ
シュデータ用ＤＲＡＭマクロは、メモリセルが所定数ず
つ配置されたメモリセルアレイ１７を有し、各メモリセ
ルアレイ１７の間にはＸデコーダ４０が配設され、各メ
モリセルアレイ１７に対応してＹデコーダ４１が配設さ
れる。
【００２５】リダンダンシ回路では、レーザ光の熱でヒ
ューズＦ０〜Ｆｎを溶断する際の物理的な衝撃のため、
ヒューズＦ０〜Ｆｎから約６μｍ以内の範囲には他の素
子を配置することができない。このように、ヒューズＦ
０〜Ｆｎの周囲には所定以上の比較的広い面積が必要に
なり、また、ヒューズ自体のサイズも比較的大きいた
め、ヒューズブロックＦＢの長手方向をキャッシュメモ
リ１５の各メモリセルアレイ１７の上下縁部に沿わせ
て、図５の配置とすることが考えられる。しかし、この
ような配置では、次のような問題を生じる。
ューズＦ０〜Ｆｎを溶断する際の物理的な衝撃のため、
ヒューズＦ０〜Ｆｎから約６μｍ以内の範囲には他の素
子を配置することができない。このように、ヒューズＦ
０〜Ｆｎの周囲には所定以上の比較的広い面積が必要に
なり、また、ヒューズ自体のサイズも比較的大きいた
め、ヒューズブロックＦＢの長手方向をキャッシュメモ
リ１５の各メモリセルアレイ１７の上下縁部に沿わせ
て、図５の配置とすることが考えられる。しかし、この
ような配置では、次のような問題を生じる。
【００２６】図６は、図５のＡ-Ａ線による断面図であ
る。半導体基板３８上には、ヒューズＦ０〜Ｆｎから成
るヒューズブロックＦＢが相互に僅かな隙間をあけて並
んでいる。本実施形態例では、ヒューズＦ０〜Ｆｎが３
層アルミニウム配線から成り、図５上方のボンディング
パッドＢＰと下方のマイクロプロセッサ１３とを接続す
る信号線１６が４層アルミニウム配線から成り、しか
も、ヒューズブロックＦＢの上方にはヒューズの溶断を
容易にするためのヒューズ窓領域ＦＴが形成される。ヒ
ューズ窓領域ＦＴは、４層アルミニウム配線が形成され
るべき領域にヒューズブロックＦＢの長手方向に沿って
形成されるため、４層アルミニウム配線によって形成さ
れる信号線１６の通過スペースが大きく削られることに
なる。
る。半導体基板３８上には、ヒューズＦ０〜Ｆｎから成
るヒューズブロックＦＢが相互に僅かな隙間をあけて並
んでいる。本実施形態例では、ヒューズＦ０〜Ｆｎが３
層アルミニウム配線から成り、図５上方のボンディング
パッドＢＰと下方のマイクロプロセッサ１３とを接続す
る信号線１６が４層アルミニウム配線から成り、しか
も、ヒューズブロックＦＢの上方にはヒューズの溶断を
容易にするためのヒューズ窓領域ＦＴが形成される。ヒ
ューズ窓領域ＦＴは、４層アルミニウム配線が形成され
るべき領域にヒューズブロックＦＢの長手方向に沿って
形成されるため、４層アルミニウム配線によって形成さ
れる信号線１６の通過スペースが大きく削られることに
なる。
【００２７】このように、ヒューズブロックＦＢの長辺
をメモリセルアレイ１７の上下縁部に沿わせて配置する
と、ヒューズブロックＦＢが信号線１６の通過を妨げる
ことになるため、実際に必要な数の信号線１６の通過ス
ペースを確保することができない。そこで、本実施形態
例では、ヒューズブロックＦＢの配置を適正化して、信
号線１６の通過を許容する十分なスペースを得た。以
下、この配置について説明する。
をメモリセルアレイ１７の上下縁部に沿わせて配置する
と、ヒューズブロックＦＢが信号線１６の通過を妨げる
ことになるため、実際に必要な数の信号線１６の通過ス
ペースを確保することができない。そこで、本実施形態
例では、ヒューズブロックＦＢの配置を適正化して、信
号線１６の通過を許容する十分なスペースを得た。以
下、この配置について説明する。
【００２８】図７は、本実施形態例におけるヒューズブ
ロックの配置状態を模式的に示す平面図である。同図
は、図５に対してヒューズブロックＦＢの配置のみが異
なるので、ヒューズブロックＦＢ以外の部分には図５と
同じ符号を付してその説明を省略する。
ロックの配置状態を模式的に示す平面図である。同図
は、図５に対してヒューズブロックＦＢの配置のみが異
なるので、ヒューズブロックＦＢ以外の部分には図５と
同じ符号を付してその説明を省略する。
【００２９】本実施形態例では、複数の略矩形状ヒュー
ズブロックＦＢの各長辺を信号線１６の延在方向に沿わ
せて配置することによって、ヒューズブロックＦＢ相互
間のスペースを図５の場合に比して大きくしている。こ
れにより、マイクロプロセッサ１３とボンディングパッ
ドＢＰとの間の信号線１６が通過する十分なスペースを
確保することができる。この際に、キャッシュメモリ１
５の図７の上下方向が図５の配置に比して若干長くなる
が、例えば、キャッシュメモリ１５を迂回して信号線１
６を引き回す場合に比してＬＳＩチップのサイズを格段
に小さくすることができる。
ズブロックＦＢの各長辺を信号線１６の延在方向に沿わ
せて配置することによって、ヒューズブロックＦＢ相互
間のスペースを図５の場合に比して大きくしている。こ
れにより、マイクロプロセッサ１３とボンディングパッ
ドＢＰとの間の信号線１６が通過する十分なスペースを
確保することができる。この際に、キャッシュメモリ１
５の図７の上下方向が図５の配置に比して若干長くなる
が、例えば、キャッシュメモリ１５を迂回して信号線１
６を引き回す場合に比してＬＳＩチップのサイズを格段
に小さくすることができる。
【００３０】図８は、図７のＢ-Ｂ線による断面図であ
る。半導体基板３８上には、ヒューズＦ０〜Ｆｎから成
るヒューズブロックＦＢが、図８における紙面手前から
紙面奥方向に向かって配設されるため、全ヒューズブロ
ックＦＢの横幅がキャッシュメモリ１５の横方向（左右
方向）で占める割合が格段に小さくなる。これにより、
各メモリセルアレイ１７に対応して配列される各ヒュー
ズブロックＦＢの相互間隔を大きくすることができるの
で、各ヒューズブロックＦＢ間における信号線１６の通
過スペースを図６の場合に比して十分に確保することが
できる。
る。半導体基板３８上には、ヒューズＦ０〜Ｆｎから成
るヒューズブロックＦＢが、図８における紙面手前から
紙面奥方向に向かって配設されるため、全ヒューズブロ
ックＦＢの横幅がキャッシュメモリ１５の横方向（左右
方向）で占める割合が格段に小さくなる。これにより、
各メモリセルアレイ１７に対応して配列される各ヒュー
ズブロックＦＢの相互間隔を大きくすることができるの
で、各ヒューズブロックＦＢ間における信号線１６の通
過スペースを図６の場合に比して十分に確保することが
できる。
【００３１】また、本実施形態例では、各ヒューズブロ
ックＦＢは、夫々の短辺が一直線状に整列して配置され
るので、３層アルミニウム配線から成る他の配線の経路
が干渉する不都合を最小限に抑えることができる。
ックＦＢは、夫々の短辺が一直線状に整列して配置され
るので、３層アルミニウム配線から成る他の配線の経路
が干渉する不都合を最小限に抑えることができる。
【００３２】図９は、図８におけるヒューズブロック及
びその周辺を詳細に示す拡大断面図である。４層アルミ
ニウム配線は電源線用として厚く形成され、レーザ光に
よる溶断が困難であるため、ヒューズＦ０〜Ｆｎは、４
層アルミニウム配線より薄い３層アルミニウム配線から
形成される。また、３層アルミニウム配線の溶断を一層
容易にするために、ヒューズＦ０〜Ｆｎ上の層間膜３４
がエッチングで薄くされて、溶断用薄層部３４ａが形成
されている。溶断用薄層部３４ａの上部は、上方に向か
って徐々に広くなるように形成され、これにより、レー
ザ光を照射してヒューズを切断するためのヒューズ窓領
域ＦＴとレーザ光の照射を制限するための禁止領域ＰＴ
とが形成される。
びその周辺を詳細に示す拡大断面図である。４層アルミ
ニウム配線は電源線用として厚く形成され、レーザ光に
よる溶断が困難であるため、ヒューズＦ０〜Ｆｎは、４
層アルミニウム配線より薄い３層アルミニウム配線から
形成される。また、３層アルミニウム配線の溶断を一層
容易にするために、ヒューズＦ０〜Ｆｎ上の層間膜３４
がエッチングで薄くされて、溶断用薄層部３４ａが形成
されている。溶断用薄層部３４ａの上部は、上方に向か
って徐々に広くなるように形成され、これにより、レー
ザ光を照射してヒューズを切断するためのヒューズ窓領
域ＦＴとレーザ光の照射を制限するための禁止領域ＰＴ
とが形成される。
【００３３】下層の半導体基板３８には、上方に形成さ
れたゲート配線３５を挟む位置に２つの拡散層３６が形
成されている。各拡散層３６の上方には、１層目のアル
ミニウム配線３３、２層目のアルミニウム配線３２、３
層目のアルミニウム配線であるヒューズＦ０〜Ｆｎ、及
び、４層目のアルミニウム配線から成る信号線１６がこ
の順に形成されており、アルミニウム配線３３、３２及
びヒューズＦ０〜Ｆｎはコンタクト３７で相互に接続さ
れている。ゲート配線３５の両側下方に位置する２つの
拡散層３６とゲート配線３５とから、図３に示したNchM
OSトランジスタＱ０〜Ｑｎが構成される。
れたゲート配線３５を挟む位置に２つの拡散層３６が形
成されている。各拡散層３６の上方には、１層目のアル
ミニウム配線３３、２層目のアルミニウム配線３２、３
層目のアルミニウム配線であるヒューズＦ０〜Ｆｎ、及
び、４層目のアルミニウム配線から成る信号線１６がこ
の順に形成されており、アルミニウム配線３３、３２及
びヒューズＦ０〜Ｆｎはコンタクト３７で相互に接続さ
れている。ゲート配線３５の両側下方に位置する２つの
拡散層３６とゲート配線３５とから、図３に示したNchM
OSトランジスタＱ０〜Ｑｎが構成される。
【００３４】図１０は、図９の平面図であり、NchMOSト
ランジスタＱ０〜Ｑｎ及びヒューズＦ０〜Ｆｎの内のい
ずれかが記載されている。図１０の左右方向にヒューズ
Ｆが延在しており、ヒューズＦの両端部には、２層目の
アルミニウム配線３２が夫々位置し、更にヒューズＦの
右方には、ゲート配線３５とゲート配線３５の両側に位
置する２つの拡散層３６とから構成されたNchMOSトラン
ジスタＱが配設される。
ランジスタＱ０〜Ｑｎ及びヒューズＦ０〜Ｆｎの内のい
ずれかが記載されている。図１０の左右方向にヒューズ
Ｆが延在しており、ヒューズＦの両端部には、２層目の
アルミニウム配線３２が夫々位置し、更にヒューズＦの
右方には、ゲート配線３５とゲート配線３５の両側に位
置する２つの拡散層３６とから構成されたNchMOSトラン
ジスタＱが配設される。
【００３５】図１１は、図９におけるヒューズを溶断し
た状態を示す側面断面図である。図１１では、所要のヒ
ューズＦに対応するヒューズ窓領域ＦＴに対して照射さ
れたレーザ光によってヒューズＦの中央部分が溶断され
ている。これにより、溶断されたヒューズＦに対応する
リダンダンシメモリセルアレイ２２内の冗長ワード線が
駆動され、キャッシュメモリ１５内の不良メモリセルが
冗長メモリセルに置き換えられる。
た状態を示す側面断面図である。図１１では、所要のヒ
ューズＦに対応するヒューズ窓領域ＦＴに対して照射さ
れたレーザ光によってヒューズＦの中央部分が溶断され
ている。これにより、溶断されたヒューズＦに対応する
リダンダンシメモリセルアレイ２２内の冗長ワード線が
駆動され、キャッシュメモリ１５内の不良メモリセルが
冗長メモリセルに置き換えられる。
【００３６】次に、本発明の第２実施形態例について説
明する。図１２は、本実施形態例におけるヒューズブロ
ックの配置状態を模式的に示す平面図である。同図は、
図７に対してヒューズブロックＦＢの配置のみが異なる
ので、ヒューズブロックＦＢ以外の部分には図７と同じ
符号を付してその説明を省略する。
明する。図１２は、本実施形態例におけるヒューズブロ
ックの配置状態を模式的に示す平面図である。同図は、
図７に対してヒューズブロックＦＢの配置のみが異なる
ので、ヒューズブロックＦＢ以外の部分には図７と同じ
符号を付してその説明を省略する。
【００３７】本実施形態例では、ヒューズブロックＦＢ
は、双方の長辺が隣接する一対の複数のヒューズブロッ
ク対として配置され、各ヒューズブロック対が所定のピ
ッチで配置される。また、複数のヒューズブロック対
は、各短辺が一直線状に整列して配置されているので、
３層アルミニウム配線から成る他の配線の経路が干渉す
る不都合を最小限に抑えることができる。
は、双方の長辺が隣接する一対の複数のヒューズブロッ
ク対として配置され、各ヒューズブロック対が所定のピ
ッチで配置される。また、複数のヒューズブロック対
は、各短辺が一直線状に整列して配置されているので、
３層アルミニウム配線から成る他の配線の経路が干渉す
る不都合を最小限に抑えることができる。
【００３８】図１４は、本実施形態例におけるヒューズ
ブロック対の配置状態を拡大して示す平面図である。相
互に隣接するヒューズブロックＦＢでは、夫々、順に配
列されたヒューズＦ０〜Ｆｎが相互に対向している。
ブロック対の配置状態を拡大して示す平面図である。相
互に隣接するヒューズブロックＦＢでは、夫々、順に配
列されたヒューズＦ０〜Ｆｎが相互に対向している。
【００３９】図１３は、図１２のＣ-Ｃ線による断面図
である。ヒューズブロックＦＢの長手方向と直交する方
向での各ヒューズ窓領域ＦＴの開口サイズは、対向する
一対のヒューズの長さに対処する分だけやや大きくなる
が、ヒューズブロック対の各ヒューズブロックＦＢが、
隣接する長辺側でのマージンを共有することができるの
で、全体として信号線１６の通過領域はより広くなる。
である。ヒューズブロックＦＢの長手方向と直交する方
向での各ヒューズ窓領域ＦＴの開口サイズは、対向する
一対のヒューズの長さに対処する分だけやや大きくなる
が、ヒューズブロック対の各ヒューズブロックＦＢが、
隣接する長辺側でのマージンを共有することができるの
で、全体として信号線１６の通過領域はより広くなる。
【００４０】以上のように、第１及び第２実施形態例に
よれば、ＤＲＡＭをキャッシュメモリ１５として用いな
がらも、ボンディングパッドＢＰ及びマイクロプロセッ
サ１３間のキャッシュメモリ１５を経由する信号線１６
が、各ヒューズブロックＦＢ間を良好に通過できるとい
う効果を得ることができる。
よれば、ＤＲＡＭをキャッシュメモリ１５として用いな
がらも、ボンディングパッドＢＰ及びマイクロプロセッ
サ１３間のキャッシュメモリ１５を経由する信号線１６
が、各ヒューズブロックＦＢ間を良好に通過できるとい
う効果を得ることができる。
【００４１】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体集積回路は、上記実
施形態例の構成にのみ限定されるものではなく、上記実
施形態例の構成から種々の修正及び変更を施した半導体
集積回路も、本発明の範囲に含まれる。
づいて説明したが、本発明の半導体集積回路は、上記実
施形態例の構成にのみ限定されるものではなく、上記実
施形態例の構成から種々の修正及び変更を施した半導体
集積回路も、本発明の範囲に含まれる。
【００４２】
【発明の効果】以上説明したように、本発明の半導体集
積回路によると、ＤＲＡＭをキャッシュメモリとして用
いながらも、ボンディングパッドとマイクロプロセッサ
とを接続する信号線を、ＤＲＡＭを経由しつつ適正に配
線することができる。
積回路によると、ＤＲＡＭをキャッシュメモリとして用
いながらも、ボンディングパッドとマイクロプロセッサ
とを接続する信号線を、ＤＲＡＭを経由しつつ適正に配
線することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態例における半導体集積回
路の各部の配置を示す平面図である。
路の各部の配置を示す平面図である。
【図２】第１実施形態例における半導体集積回路の構成
を示すブロック図である。
を示すブロック図である。
【図３】リダンダンシ回路を示す回路図である。
【図４】ヒューズの配置状態を模式的に示す平面図であ
る。
る。
【図５】本発明の基礎となるヒューズの配置状態を示す
平面図である。
平面図である。
【図６】図５のＡ-Ａ線による断面図である。
【図７】第１実施形態例におけるヒューズブロックの配
置状態を模式的に示す平面図である。
置状態を模式的に示す平面図である。
【図８】図７のＢ-Ｂ線による断面図である。
【図９】図８におけるヒューズブロック及びその周辺を
詳細に示す拡大断面図である。
詳細に示す拡大断面図である。
【図１０】図９の平面図である。
【図１１】図９におけるヒューズを溶断した状態を示す
側面断面図である。
側面断面図である。
【図１２】本発明の第２実施形態例におけるヒューズブ
ロックの配置状態を模式的に示す平面図である。
ロックの配置状態を模式的に示す平面図である。
【図１３】図１２のＣ-Ｃ線による断面図である。
【図１４】第２実施形態例におけるヒューズブロックの
配置状態を拡大して示す平面図である。
配置状態を拡大して示す平面図である。
１１：半導体集積回路 １３：マイクロプロセッサ １５：キャッシュメモリ １６：信号線 １７：メモリセルアレイ １９：アドレスデコーダ ２０：アドレスバッファ ２１：データ入出力バッファ ２２：リダンダンシメモリセルアレイ ２３：リダンダンシデコーダ ３２：２層アルミニウム配線 ３３：１層アルミニウム配線 ３４ａ：溶断用薄層部 ３５：ゲート ３６：拡散層 ３７：コンタクト ３８：半導体基板 ＢＰ：ボンディングパッド Ｆ０〜Ｆｎ：ヒューズ ＦＢ：ヒューズブロック ＦＴ：ヒューズ窓領域 ＰＴ：禁止領域 Ｑ０〜Ｑｎ：NchMOSトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 21/822 H01L 21/82 H01L 27/04
Claims (5)
- 【請求項１】 キャッシュメモリとマイクロプロセッサ
とを備えた半導体集積回路であって、 前記キャッシュメモリが、不良メモリセルを冗長メモリ
セルに置き換えるリダンダンシ機能を有するＤＲＡＭか
ら構成され、 ボンディングパッドと前記マイクロプロセッサとが前記
ＤＲＡＭを挟んで相互に対向して配置され、 前記リダンダンシ機能で用いるヒューズが、ヒューズの
長手方向と直交する方向に複数本が並列して形成された
前記直交方向に長辺を有する複数の略矩形状のヒューズ
ブロックとして構成され、 前記各ヒューズブロックの長辺が、前記マイクロプロセ
ッサと前記ボンディングパッドとを接続する信号線の延
在方向に沿うことを特徴とする半導体集積回路。 - 【請求項２】 前記複数のヒューズブロックは、各短辺
が一直線状に整列することを特徴とする請求項１に記載
の半導体集積回路。 - 【請求項３】 前記ヒューズブロックは双方の長辺が隣
接する一対のヒューズブロック対として配置され、該各
ヒューズブロック対が所定のピッチで配置されることを
特徴とする請求項１に記載の半導体集積回路。 - 【請求項４】 前記複数のヒューズブロックは、短辺が
一直線状に整列することを特徴とする請求項３に記載の
半導体集積回路。 - 【請求項５】 前記ヒューズが半導体基板上に形成され
るｎ層目の金属配線から成り、前記信号線が前記ヒュー
ズの上層に形成されるｎ＋１層目の金属配線から成るこ
とを特徴とする請求項１乃至４の内の何れか１項に記載
の半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29827898A JP3164083B2 (ja) | 1998-10-20 | 1998-10-20 | 半導体集積回路 |
| KR1019990044995A KR100343361B1 (ko) | 1998-10-20 | 1999-10-18 | Ｄｒａｍ 메모리셀을 갖는 캐시메모리 |
| US09/420,693 US6442742B1 (en) | 1998-10-20 | 1999-10-19 | Cache memory having a DRAM memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29827898A JP3164083B2 (ja) | 1998-10-20 | 1998-10-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000124412A JP2000124412A (ja) | 2000-04-28 |
| JP3164083B2 true JP3164083B2 (ja) | 2001-05-08 |
Family
ID=17857569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29827898A Expired - Fee Related JP3164083B2 (ja) | 1998-10-20 | 1998-10-20 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6442742B1 (ja) |
| JP (1) | JP3164083B2 (ja) |
| KR (1) | KR100343361B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030191885A1 (en) * | 2002-04-09 | 2003-10-09 | Chandra Thimmanagari | On-chip cache redundancy technique |
| DE10248722A1 (de) | 2002-10-18 | 2004-05-06 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren |
| US7405989B2 (en) * | 2005-03-07 | 2008-07-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Electrical fuses with redundancy |
| US11328764B2 (en) | 2005-09-26 | 2022-05-10 | Rambus Inc. | Memory system topologies including a memory die stack |
| US7562271B2 (en) | 2005-09-26 | 2009-07-14 | Rambus Inc. | Memory system topologies including a buffer device and an integrated circuit memory device |
| JP2012227421A (ja) * | 2011-04-21 | 2012-11-15 | Elpida Memory Inc | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61268052A (ja) * | 1984-11-06 | 1986-11-27 | Nec Corp | 半導体ウエハ−におけるレ−ザトリミング方法 |
| US5742840A (en) * | 1995-08-16 | 1998-04-21 | Microunity Systems Engineering, Inc. | General purpose, multiple precision parallel operation, programmable media processor |
| US6018488A (en) * | 1997-06-26 | 2000-01-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method relieving defect of semiconductor memory device |
-
1998
- 1998-10-20 JP JP29827898A patent/JP3164083B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-18 KR KR1019990044995A patent/KR100343361B1/ko not_active IP Right Cessation
- 1999-10-19 US US09/420,693 patent/US6442742B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100343361B1 (ko) | 2002-07-15 |
| KR20000029144A (ko) | 2000-05-25 |
| JP2000124412A (ja) | 2000-04-28 |
| US6442742B1 (en) | 2002-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5208782A (en) | Semiconductor integrated circuit device having a plurality of memory blocks and a lead on chip (LOC) arrangement | |
| US6094382A (en) | Integrated circuit memory devices with improved layout of fuse boxes and buses | |
| US8077531B2 (en) | Semiconductor integrated circuit including column redundancy fuse block | |
| JP2001273788A (ja) | 半導体記憶装置 | |
| US5097440A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
| JP4257353B2 (ja) | 半導体記憶装置 | |
| US6411556B1 (en) | Semiconductor memory device with improved layout and redundancy determining circuits | |
| JP3164083B2 (ja) | 半導体集積回路 | |
| US6378118B1 (en) | Semiconductor integrated circuit having a MPU and a DRAM cache memory | |
| US10522235B2 (en) | Repair fuse latches using static random access memory array | |
| US6172929B1 (en) | Integrated circuit having aligned fuses and methods for forming and programming the fuses | |
| JP3862220B2 (ja) | 半導体記憶装置 | |
| JP3099802B2 (ja) | 半導体記憶装置 | |
| JP3688443B2 (ja) | 半導体記憶装置 | |
| JP3292191B2 (ja) | 半導体記憶装置 | |
| JP3691749B2 (ja) | 半導体メモリ装置 | |
| US6784043B2 (en) | Methods for forming aligned fuses disposed in an integrated circuit | |
| US6021061A (en) | Semiconductor memory device | |
| JPH0834296B2 (ja) | 半導体記憶装置 | |
| JP2941940B2 (ja) | 半導体記憶装置 | |
| JP2564507B2 (ja) | 半導体記憶装置 | |
| JPH1125687A (ja) | 半導体記憶装置 | |
| US20120267749A1 (en) | Semiconductor device having fuse elements and guard ring surrounding the fuse elements | |
| JP3695962B2 (ja) | 半導体記憶装置 | |
| JPH02246090A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |