JP2009123733A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ダイシング時の応力やクラックがシールリング及びチップ領域に達して半導体装置の信頼性が低下するのを防ぐ。
【解決手段】半導体装置は、基板１１に形成された素子と、基板１１上に形成された絶縁膜１３〜１８と、絶縁膜１３〜１８中に、素子の形成された領域上を取り囲み且つ絶縁膜１３〜１８を貫通するように形成されたシールリング１０３と、絶縁膜１３〜１８中に素子から見てシールリング１０３よりも外側に形成され、応力吸収体７１〜７３を含む応力吸収壁８１ａと、素子から見て応力吸収壁８１ａよりも外側に位置する部分の絶縁膜１３〜１８に形成され、少なくとも１つの空隙４１を含む空隙領域１０５とを備える。
【選択図】図２

Description

本発明は、チップ領域の周囲を取り囲むように形成されたシールリングとそれを保護する機構とを有する半導体装置及びその製造方法に関するものである。

一般的に、半導体装置は、例えばシリコンなどの半導体ウェハ上に、複数の素子から構成され且つ所定の機能を有する多数のＩＣ回路をマトリックス状に配置することによって作られる。

また、ウェハ上において多数配置されたチップ領域同士の間は、格子状に設けられたダイシング領域（スクライブライン）によって隔てられている。半導体製造工程を経て１枚のウェハ上に多数のチップ領域を形成した後、該ウェハはダイシング領域に沿って個々のチップにダイシングされ、それによって半導体装置が形成される。

ここで、ウェハをダイシングして個々のチップに分割する時、ダイシング領域周辺のチップ領域が機械的衝撃を受け、その結果、分離されたチップつまり半導体装置のダイシング断面に部分的にクラックや欠けが生じる場合がある。

この問題に対して、一般的にチップ領域の周囲にリング状の防御壁であるシールリングを設けることにより、ダイシング時にチップ領域をクラックが伝播するのを防止する技術が提案されている。更に、シールリングはダイシング時のクラックの伝播を防止するだけでなく、チップ外部からの水分や可動イオンの侵入を防ぐ効果も有する。

しかし、ダイシング時の衝撃によりシールリングの一部が破壊されると、チップ外部から水分や可動イオンが侵入し、チップの信頼性を確保できなくなることがある。

この問題に対して、特許文献１ではダイシング時の応力がチップ最表面に形成されたパッシベーション膜を介してチップ領域に伝播することを防止するために、パッシベーション膜に開口部を設ける方法が提案されている。

図２３は、従来のシールリングを有する半導体装置（ウェハに作り込まれている状態）の断面構造を示している。

図２３に示すように、シリコンウェハよりなる半導体基板１１１上には、ダイシング領域１４１によって区画された、ダイシングにより半導体チップとなるチップ領域１４２が複数設けられている。半導体基板１１１上には、素子分離膜１１２、複数（第１〜第６）の層間絶縁膜１１３〜１１８及びパッシベーション膜１１９の積層構造が形成されている。チップ領域１４２にはトランジスタ等の素子を構成する活性層１０６が設けられると共に、活性層１０６は素子分離膜１１２によって囲まれている。

第１の層間絶縁膜１１３には活性層１０６と接続する第１のビア１２１が形成されている。第２の層間絶縁膜１１４には第１のビア１２１と接続する第１の配線１２２が形成されている。第３及び第４の層間絶縁膜１１５及び１１６には第１の配線１２２と接続する第２のビア１２３が形成されていると共に、第４の層間絶縁膜１１６には第２のビア１２３と接続する第２の配線１２４が形成されている。第５及び第６の層間絶縁膜１１７及び１１８には第２の配線１２４と接続する第３のビア１２５が形成されていると共に、第６の層間絶縁膜１１８には第３のビア１２５と接続する第３の配線１２６が形成されている。パッシベーション膜１１９には、第３の配線１２６と接続するパッド１２７が形成されている。

また、図２３に示すように、チップ領域１４２の周縁部における複数の層間絶縁膜１１３〜１１８の積層構造には、該積層構造を貫通し且つチップ領域１４２を連続的に取り囲むシールリング１４３が形成されている。シールリング１４３は、例えば、配線形成用マスクとビア形成用マスクとを交互に用いて形成される。

具体的には、シールリング１４３は、半導体基板１１１に形成された活性層１０７と、第１の層間絶縁膜１１３に形成され且つ活性層１０７と接続する第１のシールビア１３１と、第２の層間絶縁膜１１４に形成され且つ第１のシールビア１３１と接続する第１のシール配線１３２と、第３及び４の層間絶縁膜１１５及び１１６に形成され且つ第１のシール配線１３２と接続する第２のシールビア１３３と、第４の層間絶縁膜１１６に形成され且つ第２のシールビア１３３と接続する第２のシール配線１３４と、第５及び６の層間絶縁膜１１７及び１１８に形成され且つシール配線１３４と接続する第３のシールビア１３５と、第６の層間絶縁膜１１８に形成され且つ第３のシールビア１３５と接続する第６のシール配線１３６とから構成されている。尚、本願においては、シールリングのうち配線形成用マスクによって形成される部分をシール配線、シールリングのうちビア形成用マスクによって形成される部分をシールビアと称する。更に、特許文献１に示すように、パッシベーション膜１１９にはシールリング１４３よりもダイシング領域１４１側に、第６の層間絶縁膜１１８にまで到達する開口部１４４が形成されている。
特開２００４−７９５９６号公報

上記に説明した従来の半導体装置は、チップ最表面のパッシベーション膜に開口部が形成されているために、ウェハをダイシングする際に生じたクラックや衝撃がチップ領域へ伝播するのを防止できるという効果を有する。しかし、この効果はパッシベーション膜部のみに限定されている。つまり、パッシベーション膜の下に存在する層間絶縁膜においては、ウェハをダイシングする際に生じたクラックや衝撃が層間絶縁膜を伝播してシールリングに達してしまう。ダイシングの衝撃により、シールリングの一部分に欠損や割れが生じた場合、チップ領域に水分や可動イオン等が侵入することを十分に防止することはできない。

また、シールリングはチップ領域の周縁部に連続的に設けられているため、クラックや衝撃を吸収して破壊されたシールリングの一部が、ダイシングによって個片化された半導体装置（半導体チップ）の端部から飛び出した状態になる場合もある。このような状態の半導体装置に対してパッケージングを行なうと、前記のシールリングの残骸がボンディングワイヤに接触して製品不良となる。

ところで、半導体素子及びそれらと接続する配線の微細化に伴う配線間容量の増大、更にはその結果としての半導体装置の処理速度の低下を防ぐため、比誘電率の低い（低誘電率）シリコン酸化膜などの層間絶縁膜を用いて配線間容量の増大を防止する技術が開発されている。

しかし、一般的に低誘電率の層間絶縁膜は機械的強度が低いため、低誘電率の層間絶縁膜におけるダイシング時に生じる応力に対する耐性は、従来使用されてきた材料よりなる層間絶縁膜と比べて不十分である。その結果、低誘電率の層間絶縁膜はダイシング時により損傷を受けやすい。従って、ダイシング時におけるクラック等の伝播を防止する機能と、外部からチップ領域内への水分や可動イオン等の進入を防止する機能との両方を、従来のようにシールリングのみによって達成することはますます困難になってきている。

前記に鑑み、本発明は、ダイシングによってウェハを個々のチップ（半導体装置）に分割する際に生じるチップ側面の欠けや割れ等がシールリングに到達してシールリングが破壊されるのを防止することによって、該欠けや割れ等が更にチップ領域内に伝播することを防止し、それにより半導体装置の耐湿性及び信頼性の低下を防止することを目的とする。

前記の目的を達成するため、本発明に係る半導体装置は、基板に形成された素子と、基板上に形成された絶縁膜と、絶縁膜中に、素子の形成された領域を取り囲み且つ絶縁膜を貫通するように形成されたシールリングと、素子から見てシールリングよりも外側に位置する部分の絶縁膜に形成され、少なくとも１つの応力吸収体を含む応力吸収壁と、素子から見て応力吸収壁よりも外側に位置する部分の絶縁膜に形成され、少なくとも１つの空隙を含む空隙領域とを備える。

本発明の半導体装置によると、素子から見てシールリングの外側に、少なくとも１つの空隙を含む空隙領域と、少なくとも１つの応力吸収体を含む応力吸収壁とが形成されている。このため、チップ領域を区画するダイシング領域においてウェハをダイシングして個々の半導体装置（半導体チップ）を得る際に、発生するクラックや応力等がシールリングに達するのを空隙領域及び応力吸収壁によって阻止することができる。このため、シールリングに欠損が生じたり、シールリングが破壊されたりするのを防ぐことができ、シールリングは、その本来の機能の一つであるチップ領域の内部を保護する機能を確実に果たすことができる。

尚、絶縁膜は、複数の層間絶縁膜が積層された構造を有し、複数の層間絶縁膜のうちの少なくとも１つの層間絶縁膜に形成され且つ素子に電気的に接続されたビアと、複数の層間絶縁膜のうちの少なくとも１つの層間絶縁膜に形成され且つ素子に電気的に接続された配線とを備え、シールリングは、ビアが形成された層間絶縁膜に形成されたシールビアと、配線が形成された層間絶縁膜に形成されたシール配線とを含み、応力吸収壁は、少なくとも、複数の層間絶縁膜のうちのシール配線が形成されている層間絶縁膜に形成された応力吸収体を含み、空隙領域は、少なくとも、複数の層間絶縁膜のうちのシール配線が形成されている層間絶縁膜に形成された空隙を含むことが好ましい。

シール配線が形成される層間絶縁膜としては、低誘電率絶縁膜を用いることある。一般に、低誘電率絶縁膜は機械的強度が低いため、シール配線が形成されている層間絶縁膜において空隙及び応力吸収体を形成すると、ダイシング時におけるシール配線の損傷及び破壊を防いでチップ領域の内部を保護する効果が顕著に得られる。

また、ビア及び配線が一体的に形成されたデュアルダマシン配線を含んでいても良い。

ビア及び配線の構成として、このようにすることができる。

また、配線とビアとは、それぞれ複数の層間絶縁膜のうちの異なる層間絶縁膜中に形成されていても良い。

また、複数の層間絶縁膜のうちの配線が形成されている層間絶縁膜は、複数の層間絶縁膜のうちのビアが形成されている層間絶縁膜よりも誘電率が低い膜からなることが好ましい。

このようにすると、配線の形成された層間絶縁膜において配線間の容量を低減することができる。

また、絶縁膜の上に形成されたパッシベーション膜を更に備え、シールリングは、絶縁膜に加えてパッシベーション膜についても貫通するように形成され、空隙領域は、素子から見てシールリングよりも外側に位置する部分のパッシベーション膜中に形成されているスリットを更に含むことが好ましい。

このようにすると、パッシベーション膜を含む半導体装置において、パッシベーション膜内を伝わるダイシング時のクラックや応力についても空隙領域によってチップ領域内部方向への伝達を防止することができる。

また、パッシベーション膜は、複数の膜からなる積層構造を有することが好ましい。このようにすると、パッシベーション膜による膜ストレスを緩和することができると共に、一部の膜を低誘電率の膜とすることによって容量を低減することができる。

また、応力吸収壁は、絶縁膜の厚さ方向に不連続に配置された複数の応力吸収体を含むことが好ましい。このようにすると、より確実に応力又はクラック等を吸収することができる。

また、応力吸収壁は、絶縁膜の厚さ方向に隣接するように配置された複数の応力吸収体を含むことも好ましい。このようにすると、一部の応力吸収体がダイシング時の応力により破壊されたとしても、応力等が伝わって隣の応力吸収体まで破壊されることがない。

また、配線の形成される層間絶縁膜が誘電率の低い膜からなる場合、このような層間絶縁膜は一般に機械的強度が低いため、ダイシング時の応力やクラックが伝播して破壊されやすい。そこで、低誘電率膜からなる絶縁膜に応力吸収体を選択的に形成することにより、シールリング方向に応力やクラックが伝播するのを効果的に防ぐことができる。

また、応力吸収壁は、素子から見てシールリングの外側を切れ目無く連続して取り囲むように形成された応力吸収体を含むことが好ましい。

このようにすると、素子から見てどちらの方向からダイシング時のクラックや応力が伝播して来る場合にも、シールリングへの到達を応力吸収体によって防ぐことができる。

また、応力吸収壁は、素子から見てシールリングの外側を不連続に取り囲むように配置された複数の応力吸収体を含むことが好ましい。

このようにすると、ダイシング時のクラック等によって不連続な個々の応力吸収体のいずれかがダメージを受けて破壊されたとしても、破壊がシールリングの延びる方向に沿って拡大することはない。

また、素子から見て応力吸収壁の外側に、少なくとも１つの応力吸収体を含む少なくとも１つの他の応力吸収壁を更に備えることが好ましい。

言い換えると、応力吸収壁及び他の応力吸収壁を合わせて複数の応力吸収壁と呼ぶことにすると、シールリングの外側に２つ以上設けられた応力吸収壁によって、シールリングを２重以上に取り囲んでいることが好ましい。

このようにすると、クラックや応力がチップ領域の内部方向に侵入するのをより確実に防ぐことができる。つまり、シールリングの外側を２重以上に取り囲む複数の応力吸収壁のうち、ウェハダイシング部分（ダイシング領域のうち実際にダイシング装置のブレードによって切断するための領域）に最も近い位置にある応力吸収壁がダイシング時のクラックや衝撃等を吸収しきれない場合が考えられる。このような場合に、クラックや衝撃等がチップ領域の内部方向へ侵入したとしても、外側の応力吸収壁の内側に少なくとも１つの応力吸収壁が更に形成されている。よって、この内側の応力吸収壁がチップ領域の内部方向へのクラックや衝撃等のさらなる進行を防ぐことができる。

また、他の応力吸収壁は、素子から見てシールリングの外側を切れ目無く連続して取り囲むように形成された応力吸収体を含むことが好ましい。また、他の応力吸収壁は、素子から見てシールリングの外側を不連続に取り囲むように配置された複数の応力吸収体を含むことが好ましい。これらにより、それぞれ、応力吸収壁に関して説明したのと同様の効果が得られる。

また、応力吸収壁及び他の応力吸収壁は、それぞれ、素子から見てシールリングの外側を不連続に取り囲むように配置された複数の応力吸収体を含み、応力吸収壁における複数の応力吸収体同士の間の部分と、他の応力吸収壁における複数の応力吸収体の間の部分とは、シールリングの延びる方向に垂直な方向について互いに隣り合わないように配置されていることが好ましい。

このようにすると、ダイシング時のクラックや応力等がチップ領域の内側方向に伝達されるのを、２重以上に配置されている複数の応力吸収壁によって確実に防止することができる。これは、外側の応力吸収壁における不連続部分（応力吸収体同士の間の部分）と内側の応力吸収体の不連続部分とがシールリングの延びる方向に対して垂直な方向において互いに隣り合っていないことによる。つまり、クラックや応力等が、ウェハダイシング部分に最も近く配置された応力吸収体によって阻止されず、応力吸収体の不連続部分を通り抜けてチップ領域の内部方向へ侵入したとしても、必ずその内側の他の応力吸収体によって阻止される。

言い換えると、ウェハダイシング部分からチップ領域を見た場合には、２重以上にシールリングを取り囲む複数の応力吸収壁における応力吸収体が隙間なく配置されていることになるため、ウェハダイシング部分からチップ領域の内部方向へのクラックや衝撃等の進行を確実に防ぐことができる。よって、ダイシング時のクラックや衝撃等がシールリングに到達する前にそれらを阻止することができるので、シールリングが欠損したり又はシールリングが破壊されることはない。この結果、チップ領域の内部を確実に保護するというシールリングの機能が損なわれるのを防ぐことができる。

また、シールリングを囲むように配置された複数の応力吸収体のうちの少なくとも１つの応力吸収体は、シールリングの延びる方向の寸法が他の応力吸収体とは異なるように形成されていることが好ましい。

つまり、複数の応力吸収体のシールリングの延びる方向についての寸法が一様ではないように形成されているのがよい。

このようにすると、たとえば衝撃の集中しやすいところには長さの長い応力吸収体を配置し、その他の部分には短い応力吸収体を配置することにより、ダイシング時のクラックや衝撃等を細かく分散して吸収することができる。よって、ダイシング時のクラックや衝撃等がシールリングに到達する前にそれらの侵入を防止できるため、シールリングに欠損が生じたり又はシールリングが破壊されることがない。この結果として、チップ領域の内部を確実に保護するというシールリングの機能が損なわれることがない。

また、空隙領域は、絶縁膜の厚さ方向に不連続に配置された複数の空隙を含むことが好ましい。

このようにすると、空隙領域のために半導体装置に構造的強度が低下するのを抑制しながら、ダイシング時のクラックや応力等がシールリングに達するのを防ぐことができる。

また、空隙領域は、絶縁膜の厚さ方向に隣接するように配置された複数の空隙を含むことが好ましい。

このようにすると、絶縁間の厚さ方向について複数の空隙が隣接する範囲について、ダイシング時のクラックや応力等を確実に防ぐことができる。

また、空隙領域は、素子から見てシールリングの外側を切れ目無く連続して取り囲むように形成された空隙を含むことが好ましい。

このようにすると、素子から見てどちらの方向からダイシング時のクラックや応力が伝播して来る場合にも、シールリングへの到達を空隙領域によって防ぐことができる。

また、空隙領域は、素子から見てシールリングの外側を不連続に取り囲むように配置された複数の空隙を含むことが好ましい。

このようにすると、耐衝撃性の低い箇所等について選択的に空隙を形成し、特にそのような箇所に関してクラックや応力の伝達を防ぐことができる。

また、素子から見て前記空隙領域の外側に、少なくとも１つの空隙を含む少なくとも１つの他の空隙領域を更に備えることが好ましい。

言い換えると、空隙領域及び他の空隙領域を合わせて複数の空隙領域と呼ぶことにすると、シールリングの外側に２つ以上設けられた空隙領域によって、シールリングを２重以上に取り囲んでいることが好ましい。これにより、応力吸収壁と他の応力吸収壁とを備える場合と同様の理由から、クラックや応力がチップ領域の内部方向に侵入するのをより確実に防ぐことができる。

また、他の空隙領域は、素子から見てシールリングの外側を切れ目無く連続して取り囲むように形成された空隙を含むことが好ましい。また、他の空隙領域は、素子から見てシールリングの外側を不連続に取り囲むように配置された複数の空隙を含むことも好ましい。これらにより、それぞれ、空隙領域に関して説明したのと同様の効果が得られる。

また、空隙領域及び他の空隙領域は、それぞれ、素子から見てシールリングの外側を不連続に取り囲むように配置された複数の空隙を含み、空隙領域における複数の空隙同士の間の部分と、他の空隙領域における複数の空隙の間の部分とは、シールリングの延びる方向に垂直な方向について互いに隣り合わないように配置されていることが好ましい。

また、シールリングを囲むように配置された複数の空隙のうちの少なくとも１つの空隙は、シールリングの延びる方向の寸法が他の空隙とは異なるように形成されていることが好ましい。

これらのことにより、やはり応力吸収壁と他の応力吸収壁とを備える場合と同様の理由から、クラックや応力がチップ領域の内部方向に侵入するのをより確実に防ぐことができる。

前記の目的を達成するため、本発明の第１の半導体装置の製造方法は、基板上に素子を形成する工程と、素子を形成した基板上に、層間絶縁膜を形成する工程と、層間絶縁膜に、素子に電気的に接続する配線及びビアの少なくとも一方を形成するための第１の凹部と、第１の凹部を取り囲み且つシールリングの少なくとも一部を形成するための第２の凹部と、素子から見て第２の凹部の外側に応力吸収体を形成するための第３の凹部と、素子から見て第２の凹部の外側に空隙を形成するための第４の凹部とを形成する工程と、第１の凹部と第２の凹部と第３の凹部とに導電膜を埋め込むことにより、配線及びビアの少なくとも一方とシールリングの少なくとも一部と応力吸収体を形成すると共に、第４の凹部を空隙として残す工程とを備える。

第１の半導体装置の製造方法によると、半導体基板上に形成された素子に電気的に接続されたビア及び配線をシールリングが取り囲み、その外側に応力吸収体及び空隙が形成された半導体装置を製造することができる。これにより製造される半導体装置は、既に説明した本発明の半導体装置の効果を有する。

尚、第１の凹部に、ビア及び前記配線を、デュアルダマシン法によって一体的に形成しても良い。

前記の目的を達成するため、本発明の第２の半導体装置の製造方法は、基板上に素子を形成する工程と、素子を形成した基板上に、層間絶縁膜を形成する工程と、層間絶縁膜に、素子に電気的に接続する配線及びビアの少なくとも一方を形成するための第１の凹部と、第１の凹部を取り囲み且つシールリングの少なくとも一部を形成するための第２の凹部と、素子から見て第２の凹部の外側に応力吸収体を形成するための少なくとも２つの第３の凹部とを形成する工程と、第１の凹部と第２の凹部と第３の凹部とに導電膜を埋め込むことにより、配線及びビアの少なくとも一方とシールリングの少なくとも一部と応力吸収体を形成する工程と、応力吸収体に挟まれた部分において層間絶縁膜を除去することにより空隙を形成する工程とを備え、少なくとも２つの第３の凹部は、素子から見て外側に向かう方向に並んでいる。

このような第２の製造方法によっても、本発明に係る半導体装置を製造することができる。

以上に説明したように、本発明によると、半導体基板上に形成された素子と、該素子が形成されたチップ領域の周縁部に設けられ且つ素子や配線層等の周囲を囲むシールリングとを備えた半導体装置において、シールリングを取り囲むように、少なくとも１つの応力吸収体を含む応力吸収壁と少なくとも１つの空隙を含む空隙領域とが設けられている。また、このような応力吸収体、空隙は連続した構造あるいは不連続に形成されていてもよく、複数の空隙領域を設けてシールリングの外側を２重以上に取り囲む構造としてもよい。特に、２重以上で且つ不連続に形成される場合、それぞれにおける不連続部分は互いに隣り合わないことが好ましい。

前述の本発明の特徴によって、ウェハから個々のチップ（半導体装置）を取り出す際のダイシングによって生じるウェハの欠けや割れ等がシールリングに至る前にそれらを１重又は２重以上の応力吸収体及び空隙によって阻止することができるため、シールリングの破壊、ひいては半導体装置となるチップ領域の破壊を防ぐことができ、それによって半導体チップの耐湿性及び信頼性の低下を防止することができる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。

図１は、本発明の第１の実施形態に係る半導体装置が設けられているウェハの一部分を示す平面図である。

図１に示すように、例えばシリコン基板等に代表される半導体基板１１となるウェハ上には、それぞれ半導体装置となる複数のチップ領域１０２が配置されている。各チップ領域１０２には、複数の素子からなり且つ所定の機能を有するＩＣ（integrated circuit）回路が設けられている。尚、各チップ領域１０２は、格子状に設けられたダイシング領域１０１によって区画されている。

ここで、１個の半導体装置（つまり、１個の半導体チップ）は、複数の素子からなり且つ所定の機能を有するＩＣ回路が配置されているチップ領域１０２と、チップ領域１０２の周縁部に該チップ領域１０２を取り囲むように設けられているシールリング１０３と、シールリング１０３の外側にシールリング１０３を取り囲むように設けられている本発明の応力吸収壁８１ａ及び８１ｂと、空隙領域１０５とを含む構成である。このように複数の半導体装置が形成された半導体ウェハは、各チップの完成後、ダイシング領域１０１に沿ってダイシングされ、それによって個々の半導体装置に分離される。

応力吸収壁８１ａ及び８１ｂと、空隙領域１０５とは、ダイシング時にシールリング１０３が受ける衝撃や応力等を軽減するために設けられている。このため、ダイシングを、シールリング１０３が存在する側から見て応力吸収壁８１ａ及び８１ｂと、空隙領域１０５とよりも外側で行われなければならないのは当然のことである。

次に、図２は、図１のII-II'線による断面図である。つまり、チップ領域１０２の周縁部に位置するシールリング１０３、応力吸収壁８１ａ、応力吸収壁８１ｂ及び空隙領域１０５を含む半導体装置端部（具体的には、チップ領域１０２の配線構造、シールリング１０３の構造、応力吸収壁８１ａ、応力吸収壁８１ｂ及び空隙領域１０５）の断面図である。また、図３は、図１のII-II'線の近傍を拡大した平面図である。

図２及び図３に示すように、ダイシング前の半導体装置はダイシング領域１０１とチップ領域１０２とを含む構成である。半導体基板１１（以下、基板１１と称する）上には、素子分離膜１２、絶縁膜（第１〜第６の層間絶縁膜１３〜１８）及びパッシベーション膜１９が形成されている。また、絶縁膜中に、チップ領域１０２におけるダイシング領域１０１との境界付近に、第１、第２及び第３のシールビア３１、３３及び３５と、第１、第２及び第３のシール配線３２、３４及び３６とを含むシールリング１０３が形成されている。これと共に、該シールリング１０３の外側（ダイシング領域１０１におけるチップ領域１０２との境界付近）に、第１、第２及び第３の応力吸収体７１ｘ、７２ｘ及び７３ｘを含む応力吸収壁８１ａと、同様に第１、第２及び第３の応力吸収体７１ｙ、７２ｙ及び７３ｙを含む応力吸収壁８１ｂと、第１の空隙４１を含む空隙領域１０５とが形成されている。尚、２つの応力吸収壁８１ａ及び応力吸収壁８１ｂの間に空隙領域１０５が配置されている。

更に、チップ領域１０２のシールリング１０３よりも内側の部分には、第１、第２及び第３のビア２１、２３及び２５と第１、第２及び第３の配線２２、２４及び２６とを含む配線構造と、第１及び第２のビア、第１及び第２の配線を含む他の配線構造とが形成されている。配線構造及び他の配線構造における第２の配線同士の間には、配線間空隙９１が設けられている。パッシベーション膜１９中に、第３の配線２６上にはパッド２７、第３のシール配線３６上にはキャップ３７が形成されている。

以下、図２及び図３に示す構造を有する半導体装置の製造方法について、対応する図面を参照しながら説明する。尚、以下の説明では、図２に示す第１の応力吸収体７１ｘ及び７１ｙをまとめて第１の応力吸収体７１と呼ぶ。同様に、第２の応力吸収体７２ｘ及び７２ｙ、第３の応力吸収体７３ｘ及び７３ｙをそれぞれまとめて第２の応力吸収体７２、第３の応力吸収体７３と呼ぶ。各図においてもこのように符号を付ける。

まず、図４（ａ）に示すように、半導体基板１１上に素子分離膜１２を形成し、チップ領域１０２に、トランジスタ等の素子を構成する活性層６１を（図４（ａ）の例では２つ）形成すると共に、基板１１におけるチップ領域１０２の周縁部（ダイシング領域１０１の近傍のシールリング形成領域）に、活性層と同様に構成された活性層６２を形成する。

次に、基板１１上に第１の層間絶縁膜１３を堆積する。この後、リソグラフィー法及びドライエッチング法を用いて、チップ領域１０２の第１の層間絶縁膜１３に、それぞれの活性層６１上に第１のビア２１を形成するためのビアホール２１ａを形成する。これと共に、シールリング形成領域の第１の層間絶縁膜１３に、活性層６２上に第１のシールビア３１を形成するための第１のシールビアホール３１ａを形成する。ここで、シールビアとは、シールリングを構成するパーツであって、チップ領域を連続的に取り囲む溝部に導電材料を埋め込むことによって形成される。つまり、シールビアは、チップ領域のビアと同程度の幅を有するライン状構造を有する。

尚、本実施形態において、チップ領域１０２の第１の層間絶縁膜１３にビアホール２１ａを形成する際に、第１のシールビア３１を形成するためのシールビアホール３１ａを同時に形成したが、ビアホール２１ａとシールビアホール３１ａを別々に形成してもよい。

次に、図４（ｂ）に示す工程を行なう。まず、第１のビアホール２１ａ及び第１のシールビアホール３１ａに、Ｔｉ又はＴｉＮ等のバリアメタルを形成する。この後、Ｗ等の金属を埋め込み、ＣＭＰ（Chemical Mechanical Polishing ）法を用いて余分なバリアメタル及び金属を除去し、それぞれ第１のビア２１及び第１のシールビア３１を形成する。

次に、第１の層間絶縁膜１３上に第２の層間絶縁膜１４を形成する。更に、リソグラフィー法を用いて、第２の層間絶縁膜１４に配線溝を形成するための配線溝パターン２２ｂ、シール配線溝を形成するためのシール配線溝パターン３２ｂ及び第１の応力吸収体７１を形成するための第１の応力吸収体形成用パターン７１ｂを有するレジスト５１を形成する。ここで、シール配線とは、シールリング１０３を構成するパーツであって、チップ領域１０２を連続的に取り囲む溝部（第１のシール配線溝３２ａ等）に導電材料を埋め込むことによって形成される。

次に、図４（ｃ）に示すように、ドライエッチング法を用いて、チップ領域１０２の第２の層間絶縁膜１４に、それぞれ第１のビア２１と接続するように、第１の配線２２を形成するための第１の配線溝２２ａを形成する。これと共に、シールリング形成領域の第２の層間絶縁膜１４に、第１のシールビア３１と接続するように、第１のシール配線３２を形成するための第１のシール配線溝３２ａを形成する。更に、ダイシング領域１０１の第２の層間絶縁膜１４に、第１の応力吸収体７１を形成するための第１の応力吸収体形成用溝７１ａを形成する。それぞれが応力吸収体を有する２つの応力吸収壁８１ａ及び８１ｂを設けるために、図４（ｃ）においても２つの第１の応力吸収体形成用溝７１ａを設けることが示されている。

次に、図４（ｄ）に示す工程を行なう。まず、第１の配線溝２２ａ、第１のシール配線溝３２ａ及び第１の応力吸収体形成用溝７１ａに、Ｔａ、ＴａＮ等のバリアメタルをスパッタ法にて形成した後、Ｃｕからなる金属膜をメッキ法にて形成し、更に、第１の配線溝２２ａ、第１のシール配線溝３２ａ及び第１の応力吸収体形成用溝７１ａからはみ出した部分のバリアメタル及びＣｕをＣＭＰ法にて除去する。これにより、チップ領域１０２の第２の層間絶縁膜１４中に、第１の配線２２及び第１のシール配線３２が形成される。また、同時に、ダイシング領域１０１の第２の層間絶縁膜１４中に、第１の応力吸収体７１が形成される。

次に、図５（ａ）に示すように、第２の層間絶縁膜１４上に第３の層間絶縁膜１５及び第４の層間絶縁膜１６を順に形成する。更に、リソグラフィー法を用いて、第４の層間絶縁膜１６に第２のビアホール２３ａを形成するための第２のビアホールパターン２３ｂと、第２のシールビアホール３３ａを形成するための第２のシールビアパターン３３ｂとを有するビアパターン形成用レジスト５２を形成する。

次に、図５（ｂ）に示すように、ドライエッチング法を用いて、チップ領域１０２の第４の層間絶縁膜１６に、第１の配線２２と接続する第２のビア２３を形成するための第２のビアホール２３ａを形成する。これと共に、シールリング形成領域の第４の層間絶縁膜１６に、第１のシール配線３２と接続する第２のシールビア３３を形成するための第２のシールビアホール３３ａを形成する。この後、アッシング及び洗浄を行ない、ビアパターン形成用レジスト５２を除去する。

次に、図５（ｃ）に示すように、第４の層間絶縁膜１６上に、レジスト５３を形成する。レジスト５３には、リソグラフィー法を用いて、第４の層間絶縁膜１６に第２の配線溝２４ａを形成するための第２の配線溝パターン２４ｂ、第２のシール配線溝３４ａを形成するための第２のシール配線溝パターン３４ｂ及び第２の応力吸収体形成用溝７２ａを形成するための第２の応力吸収体形成用パターン７２ｂを設ける。

次に、図６（ａ）に示す工程を行なう。ここでは、ドライエッチング法を用いて、チップ領域１０２の第４の層間絶縁膜１６に、第２の配線２４を形成するための第２の配線溝２４ａをビアホール２３ａと接続するように形成する。これと共に、シールリング形成領域の第４の層間絶縁膜１６に、第２のシール配線３４を形成するための第２のシール配線溝３４ａを第２のシールビア３３と接続するように形成する。更に、ダイシング領域１０１の第４の層間絶縁膜１６に、第２の応力吸収体７２を形成するための第２の応力吸収体形成用溝７２ａを形成する。この後、アッシング及び洗浄を行ない、レジスト５３を除去する。

次に、図６（ｂ）に示すように、ドライエッチング法を用いて第１の配線２２及び第１のシール配線３２上の部分の第３の層間絶縁膜１５を除去する。これにより、第２のビアホール２３ａ及び第２のシールビアホール３３ａ内に、それぞれ、第１の配線２２及び第１のシール配線３２の上部を露出させる。

次に、図６（ｃ）の工程を行なう。ここでは、第２のビアホール２３ａ及び第２の配線溝２４ａと、第２のシールビアホール３３ａ及び第２のシール配線溝３４ａと、第２の応力吸収体形成用溝７２ａとに、Ｔａ、ＴａＮ等からなるバリアメタルをスパッタ法にて形成した後、Ｃｕからなる金属膜をメッキ法にて形成する。その後、はみ出した部分のバリアメタル及びＣｕをＣＭＰ法で除去して、チップ領域１０２の第４の層間絶縁膜１６中に、第２のビア２３、第２の配線２４、第２のシールビア３３及び第２のシール配線３４を形成する。同時に、ダイシング領域１０１の第４の層間絶縁膜１６中に、第２の応力吸収体７２を形成する。尚、ここではビアホールと配線溝とを同時に金属によって埋め込むデュアルダマシン法を用いて、ビア、配線、シールビア及びシール配線を形成している。

次に、図７（ａ）に示す工程を行う。まず、第４の層間絶縁膜１６上に、第２の配線２４、第２のシール配線３４及び第２の応力吸収体７２上を覆うように、第５の層間絶縁膜１７を形成する。更に、第５の層間絶縁膜上に、リソグラフィー法を用いて、レジスト５４を形成する。このとき、レジスト５４に、第５の層間絶縁膜１７における第２の配線２４同士の間に配線間空隙形成領域９１ａを形成するための配線間空隙形成用溝９１ｂと、第２の応力吸収体７２同士の間に第１の空隙形成用溝４１ａを形成するための空隙形成用溝４１ｂとを設ける。

次に、図７（ｂ）に示す工程を行う。ここでは、レジスト５４をマスクとして第４の層間絶縁膜１６及び第５の層間絶縁膜１７に対してドライエッチングを行い、配線間空隙形成領域９１ａと第１の空隙形成用溝４１ａとをそれぞれの位置に設ける。この後、アッシング及び洗浄を行ってレジスト５４を除去する。

次に、図７（ｃ）に示すように、第５の層間絶縁膜１７上に例えばＣＤＶ法を用いて第６の層間絶縁膜１８を形成する。この結果、配線間空隙形成領域９１ａ及び第１の空隙形成用溝４１ｂには第６の層間絶縁膜１８が入り込まず、配線間空隙９１と第１の空隙４１とが形成される。

次に、図８（ａ）に示すように、第６の層間絶縁膜１８の表面を平坦化する。

次に、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）に示したのと同様の工程を繰り返すことにより、図８（ｂ）の構造を得る。具体的には、チップ領域１０２において、第２の配線２４のうちの一方に接続するように、第５及び第６の層間絶縁膜１７及び１８中に第３のビア２５、該第３のビア２５に接続するように第６の層間絶縁膜１８中に第３の配線を形成する。また、シールリング形成領域において、第５及び第６の層間絶縁膜１７及び１８中に第３のシールビア３５、第６の層間絶縁膜１８中に第３のシール配線３６を形成する。更に、ダイシング領域において、第６の層間絶縁膜１８中に第３の応力吸収体７３を形成する。

次に、図８（ｃ）に示す工程を行なう。まず、本実施形態の例において最も上に位置する配線層となる第６の層間絶縁膜１８上に、該配線層の保護膜となるパッシベーション膜１９を形成する。続いて、リソグラフィー法を用い、パッシベーション膜１９にパッド開口部２７ａを形成するためのパッド溝パターン２７ｂ、シールリング上部にキャップ溝３７ａを形成するためのキャップ溝形成パターン３７ｂ、及び、スリット１０４を形成するためのスリット形成パターン１０４ａを有するパッシベーション膜加工用レジスト５５を形成する。

次に、図９（ａ）に示すように、ドライエッチング法を用いて、チップ領域１０２のパッシベーション膜１９に、第３の配線２６と接続するパッド２７を形成するためのパッド溝２７ａを形成する。これと共に、シールリング形成領域のパッシベーション膜１９において、第３のシール配線３６と接続するキャップ３７を形成するためのキャップ溝３７ａを形成する。更に、ダイシング領域１０１のパッシベーション膜１９に、スリット１０４を形成する。この後、アッシング及び洗浄を行ない、レジスト５５を除去する。

次に、図９（ｂ）の工程を行なう。ここでは、パッド溝２７ａと、キャップ溝３７ａとに、Ｔｉ、ＴｉＮ等からなるバリアメタル及びＡｌ等の金属膜を順に形成した後、リソグラフィー法及びドライエッチング法によりバリアメタル及び金属膜をパターン化し、パッド２７及びキャップ３７を形成する。スリット１０４については、何も埋め込むことなく残す。

以上の工程により、基板１１（ウェハ）上における複数の半導体装置の形成が完了する。このようにして半導体装置の製造方法によると、チップ領域１０２の第１、第２及び第３のビア２１、２３及び２５と、第１、第２及び第３の配線２２、２４及び２６と、パッド２７とをそれぞれ形成するのと同時に、順に、第１、第２及び第３のシールビア３１、３３及び３５と、第１、第２及び第３のシール配線３２、３４及び３６と、キャップ３７とをそれぞれ形成し、シールリング１０３を構成することができる。更に、シールリング１０３の外側に、第１、第２及び第３の応力吸収体７１、７２及び７３をそれぞれ含む応力吸収壁８１ａ及び８１ｂと、これらの間に位置し且つ第１の空隙４１を含む空隙領域１０５とを形成することができる。

本実施形態に係る半導体装置は、次のような効果を有する。

複数の半導体装置が形成されたウェハである基板１１は、ダイシング領域１０１（図１を参照）に沿ってダイシングを行なうことにより、個々の半導体装置（半導体チップ）に分離される。このとき、ダイシングされる部分から、衝撃若しくは応力等又はそれらに起因するクラックが発生し、チップ領域１０２方向へ伝播する。しかし、このような衝撃、応力、クラック等は、応力吸収壁８１ａ及び８１ｂと、空隙領域１０５とによって吸収される。言い換えると、衝撃、応力又はクラック等のチップ領域１０２方向へのさらなる伝播が阻止される。これにより、シールリング１０３がダメージを受けることがなくなるので、シールリングの本来の機能の１つである、チップ領域１０２内に外部から水分や可動イオン等が侵入することを防ぐ機能が保たれる。そのため、信頼性の高い半導体装置となっている。

尚、絶縁膜中に設けた空隙は、半導体装置の構造的な強度を低下させる原因となりうる。しかし、本実施形態の半導体装置の場合、空隙４１と並ぶように応力吸収体７２を設けていることにより、空隙のみを設けている場合に比べて構造的な強度を向上させている。

また、チップ領域１０２の側から見て応力吸収壁８１ａ、空隙領域１０５、応力吸収壁８１ｂと並んでおり、空隙４１は２つの応力吸収体７２の間に位置している。このため、ダイシングの際のクラックや応力が外側（応力吸収壁８１ｂ）の応力吸収体７２を破壊したとしても、空隙４１の部分において膜の連続性が途切れているためにクラックや応力の伝播が阻止される。このため、内側（応力吸収壁８１ａ）の応力吸収体７２は破壊されず、また、シールリング１０３を保護することができる。

これらの点は、後に説明する第２〜第４の実施形態の場合にも共通して言えることである。

但し、シールリングの外側に、空隙及び応力吸収体が間に層間絶縁膜を挟んで並んでいるような構造であってもよい。少なくとも１つずつの空隙及び応力吸収体を備える構造であれば、クラックや応力の伝播を阻止してシールリングの破壊を防ぐという本実施形態の半導体装置の効果は実現される。更に、チップ領域１０２の側から見て空隙及び応力吸収体のどちらが内側に配置されているのであっても良い。

また、第１の実施形態に係る半導体装置において、配線（２２、２４、２６）及びシール配線（３２、３４、３６）を確実に保護するために、シール配線を囲むように応力吸収体（７１、７２、７３）又は空隙４１が形成されている。配線同士の誘電率を下げるために、配線が形成されている層には低誘電率絶縁膜が使用されることが多い。そのため、空隙領域１０５を設けることの効果を発揮するためには、配線が形成されているレベルに設けられているシール配線を確実に保護することが重要である。このことから、ビア（２１、２３、２５）及びシールビア（３１、３３、３５）が形成されているレベルにのみ応力吸収体又は空隙が形成されている場合と比較して、配線及びシール配線が形成されているレベルに応力吸収体又は空隙が形成されている場合の方が、ダイシング時の衝撃を吸収する点で望ましい。このことについても、後に説明する第２〜第４の実施形態の場合にも共通して言えることである。尚、ここで言う「レベル」とは、ビア、シールビア、配線、シール配線のそれぞれにおける下面の高さから上面の高さまでの範囲に含まれる空間を指している。

また、本実施形態では、第２の応力吸収体７２同士（図２においては７２ｘ及び７２ｙと符号を付している）の間の部分の第４の層間絶縁膜１６を除去することにより第１の空隙４１を形成した（図７（ａ）〜（ｃ）等を参照）。しかし、このような方法には限られない。例えば、図６（ａ）に示す工程にて第２の応力吸収体形成用溝７２ａを形成する際に、加えて空隙を形成するための溝を形成しておき、該溝にはバリアメタル及び配線材料を埋め込まないようにすることにより空隙を設けても良い。このためには、例えば空隙形成用の溝を第２の応力吸収体形成用溝７２ａよりも狭くする。このようにすると、空隙形成用の溝にはバリアメタルが部分的にしか形成されないか、又は、その開口部が閉塞されるようになり、配線材料が埋め込まれなくなくなる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。

図１０は、本発明の第２の実施形態に係る半導体装置が設けられているウェハの一部分を示す平面図である。これは、第１の実施形態における図１と同様であるから、詳しい説明は省略する。

次に、図１１は、図１０のXI-XI'線による断面図である。つまり、チップ領域１０２の周縁部に位置するシールリング１０３、応力吸収壁８１ａ、応力吸収壁８１ｂ及び空隙領域１０５を含む半導体装置端部（具体的には、チップ領域１０２の配線構造、シールリング１０３の構造、応力吸収壁８１ａ、応力吸収壁８１ｂ及び空隙領域１０５）の断面図である。また図１２は、図１０のXI-XI'線の近傍を拡大した平面図である。

図１０〜図１２に示すように、ダイシング前の半導体装置はダイシング領域１０１とチップ領域１０２とを含む構成である。チップ領域１０２におけるダイシング領域１０１との境界付近にシールリング１０３が形成されている。これと共に、該シールリング１０３の外側（ダイシング領域１０１におけるチップ領域１０２との境界付近）には、シールリング１０３と平行に不連続に配置された複数の空隙４１を含む空隙領域１０５が形成されている。

以上に説明したように、第２の実施形態に係る半導体装置は、シールリング１０３の外側に、シールリング１０３と平行に形成されている空隙領域１０５に含まれる複数の空隙が長さ方向に不連続に配置されている外は、第１の実施形態に係る半導体装置と同じ構造である。また、第２の実施形態に係る半導体装置の製造方法は、空隙形成用溝パターンを形成するためのリソグラフィー用マスクを変更するのみで、図４（ａ）〜（ｄ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）、図８（ａ）〜（ｃ）、図９（ａ）及び（ｂ）を用いて説明した第１の実施形態に係る半導体装置の製造方法と同じ方法を用いることができる。

本発明の第２の実施形態に係る半導体装置によると以下のような効果がある。つまり、半導体装置が形成されたウェハである基板１１は、ダイシング領域１０１に沿ってダイシングを行なうことによって、個々の半導体装置（半導体チップ）に分離される。このとき、ダイシングされる部分から衝撃若しくは応力等又はそれらに起因するクラックが発生し、チップ領域１０２方向へ伝播する。しかし、これらの衝撃、応力又はクラック等は不連続に配置された空隙によって細かく分散して吸収できる。また応力の集中しやすいところに選択的に空隙を配置すること、空隙の長さを変化させることもできる。その結果、ダイシング時に発生するクラックや応力を吸収したり、チップ方向への伝播を防止することができる。以上のように、シールリング１０３がダメージを受けることがなくなるので、シールリングの本来の機能の１つである、チップ領域１０２内に外部から水分や可動イオン等が侵入することを防ぐ機能が保たれ、それによって信頼性の高い半導体装置を製造することができる。

（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。

図１３は、本発明の第３の実施形態に係る半導体装置が設けられているウェハの一部分を示す平面図である。これは、第１の実施形態における図１と同様である。但し、本実施形態の場合にはシールリング１０３の外側に３つの応力吸収壁８１ａ、８１ｂ及び８１ｃと、２つの空隙領域１０５ａ及び１０５ｂとを備えていることが示されている。尚、更に多くの応力吸収壁及び空隙領域を備えることも可能である。

次に図１４は、図１２のXIV-XIV'線における断面図であり、図１５は、図１３のXIV-XIV'線の近傍を拡大した平面図である。

図１３〜図１５に示すように、ダイシング前の半導体装置はチップ領域１０２とダイシング領域１０１とから構成されており、チップ領域１０２におけるダイシング領域１０１との境界付近にシールリング１０３が形成されている。これと共に、該シールリング１０３の外側（ダイシング領域１０３におけるチップ領域１０２との境界付近）には、３つの応力吸収壁８１ａ、８１ｂ及び８１ｃが３重に取り囲むように形成されていると共に、これらの間に位置する２つの領域に、それぞれ空隙領域１０５ａ及び１０５ｂが形成されている。尚、空隙領域１０５ａは空隙４１ａを含むと共に、空隙領域１０５ｂは空隙４１ｂを含む。

第３の実施形態に係る半導体装置の製造方法は、使用されるフォトマスクにおける２重構造の空隙形成用マスクパターンのレイアウトを除いて、第１の実施形態に係る半導体装置の製造方法と同様である。

第３の実施形態に係る半導体装置の製造方法によると、チップ領域１０２の第１、第２及び第３のビア２１、２３、２５及び第１、第２及び第３の配線２２、２４、２６を形成すると同時に、第１、第２及び第３のシールビア３１、３３、３５及び第１、第２及び第３のシール配線３２、３４、３６からなるシールリング１０３を形成できる。さらに、シールリング１０３の外側に、３重構造を持つ応力吸収壁（８１ａ、８１ｂ及び８３ｃ）と２重構造を持つ空隙領域（空隙領域１０５ａ及び１０５ｂ）とを形成することができる。

第３の実施形態に係る半導体装置によると以下の効果がある。つまり、半導体装置が形成された基板１１は、ダイシング領域１０１に沿ってダイシングを行なうことによって、個々の半導体装置（半導体チップ）に分離される。この際、ダイシングされる部分から衝撃若しくは応力等又はそれらに起因するクラックが発生し、チップ領域１０２方向へ伝播する。これらの衝撃、応力又はクラック等によって外側の空隙４１ｂが破壊され、衝撃等が更にチップ領域１０２の内部方向へ伝播したとしても、空隙４１ｂの内側の空隙４１ａ及び応力吸収体７２によって衝撃、応力又はクラック等が吸収される。このため、衝撃等がチップ領域１０２の内部方向へさらに伝播することを防止できる。これにより、シールリング１０３がダメージを受けることを防止できることから、シールリング１０３の本来の機能である、外部からチップ領域１０２の内部に水分や可動イオン等が浸入することを防ぐ機能を保持することができ、それによって信頼性の高い半導体装置を提供することができる。

（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。

図１６は、本発明の第４の実施形態に係る半導体装置（シールリングの周りに、チップ領域を２重に且つ不連続に且つ不連続部分が互いに隣り合わないように配置された複数の空隙を含む空隙領域１０５ａ及び１０５ｂと、３重の応力吸収壁８１ａ、８１ｂ及び８１ｃとを有する半導体装置）が設けられているウェハの一部分を示す平面図である。

空隙領域１０５ａ及び１０５ｂは、それぞれ不連続に配置された複数の空隙を含むと共に、空隙領域１０５ａと空隙領域１０５ｂとにおける空隙の不連続部分が互いに隣り合わないように配置されている。つまり、第４の実施形態に係る半導体装置は、二つの空隙領域１０５ａ及び１０５ｂがいずれも不連続に配置された空隙を含み且つ空隙の不連続部分が互いに隣り合わないようになっている二重構造の空隙領域となっている点を除いて、第３の実施形態に係る半導体装置と同様の構造を有している。

このことを、更に図１７及び図１８を用いて示す。図１７は、図１５のXVII-XVII'線における断面図である。つまり、チップ領域１０２の周縁部に位置するシールリング１０３を含む半導体装置端部（具体的には、チップ領域１０２の配線構造及びシールリング１０３の構造）の断面図である。また、図１８は、図１５のXVII-XVII'線の近傍を拡大した平面図である。尚、図１７には、二重構造の空隙領域１０５ａ及び１０５ｂをそれぞれ構成する複数の空隙（４１ａ、４１ｂ）が互いに隣り合う箇所（例えば、図１８におけるＡ線）を含むような断面を示している。

また、図１６〜図１８に示す構造を有する第４の実施形態に係る半導体装置の製造方法は、使用されるフォトマスクにおける空隙形成用マスクパターンのレイアウトを除いて、基本的に、第１の実施形態に係る半導体装置の製造方法と同様である。

以上に説明したように、第４の実施形態に係る半導体装置の製造方法によると、チップ領域１０２のビア２１、２３、２５及び配線２２、２４、２６を形成すると同時に、シールビア３１、３３、３５及びシール配線３２、３４、３６からなるシールリング１０３を形成できる。さらに、シールリング１０３の外側に、３重構造を持つ応力吸収壁（３つの応力吸収壁８１ａ、８１ｂ及び８１ｃ）と、２重構造を持つ空隙領域（２つの空隙領域１０５ａ及び１０５ｂ）とを形成できる。

第４の実施形態に係る半導体装置によると、次のような効果がある。つまり、半導体装置が形成されたウェハである基板１１は、ダイシング領域１０１に沿ってダイシングを行なうことによって、個々の半導体装置（半導体チップ）に分離される。

ダイシング時に発生するクラックや衝撃等がチップ領域１０２内に侵入すると、シールリング１０３又は更にその内側の部分に損傷を与える恐れがある。これを防ぐために本実施形態の半導体装置には空隙領域が設けられているが、それぞれの空隙領域１０５ａ及び１５ｂはいずれも空隙が不連続に配置された構成を有するため、空隙の不連続部分をクラックや衝撃等が通り抜ける場合が考えられる。しかし、本実施形態の半導体装置において、外側の空隙領域１０５ｂに含まれる空隙の不連続部分と、内側の空隙領域１０５ａに含まれる複空隙の不連続部分とは、シールリング１０３の伸びる方向に対して垂直な方向に関し、互いに隣り合わないようになっている。よって、外側の空隙領域１０５ｂにおける不連続部分を通過した（そのため空隙領域１０５ｂによって阻止されたなかった）クラックや衝撃は、必ず内側の空隙領域１０５ａの空隙によって阻止される。

言い換えると、ダイシング領域１０１側からチップ領域１０２を見た場合には、多重の空隙領域を構成する複数の空隙が隙間なく配置されていることになるため、ウェハダイシング部分からチップ領域の内部方向へのクラックや衝撃等の進行を確実に防ぐことができる。よって、ダイシング時のクラックや衝撃等がシールリングに到達する前にそれらを阻止することができるので、シールリングが欠損したり又はシールリングが破壊されたりすることはない。このため、チップ領域の内部を確実に保護するというシールリングの機能が損なわれることがない。以上のように、シールリング１０３がダメージを受けることを防止できるので、シールリング１０３の本来の機能である、外部からチップ領域１０２の内部に水分や可動イオン等が浸入することを防ぐ機能を保持することができ、それによって信頼性の高い半導体装置を提供することができる。なお、不連続部分が互いに隣り合わない構造であれば、空隙領域１０５ａ及び１０５ｂに含まれる空隙（４１ａ及び４１ｂ）の長さは任意でも良い。

シールリングと平行に伸びる連続した空隙を設けると、機械的強度が低下する原因となる。この点から、複数の空隙を不連続に配置する方が望ましい。このようにすると不連続部分をクラックや衝撃が通過することが考えられるが、不連続部分が隣り合わないように空隙を２重以上に配置することにより、内側の不連続部分を通過してクラックや衝撃がシールリングに到達するのを防ぐことができる。

また、本実施形態の半導体装置においては空隙４１が不連続に形成されているが、これに代えて、応力吸収体を不連続に形成する構成を取ることも可能である。例えば、第１の実施形態において、応力吸収体７２をシールリング１０３の延びる方向に関して不連続に形成した場合について図１９に示す。これは、図３を置き換える図と考えればよい。ここで、本実施形態における空隙４１ａ及び空隙４１ｂの配置と同様に、２つの応力吸収壁８１ａ及び８１ｂに含まれるそれぞれの応力吸収体７２について、不連続部分が互いに隣り合わないように配置されている。このため、空隙について本実施形態にて説明したのと同様に、ダイシング領域１０１側からチップ領域１０２を見た場合には、多重の応力吸収壁を構成する複数の応力吸収体が隙間なく配置されている。結果として、チップ領域１０２の内部を確実に保護することができる。

尚、上記第１から第４の実施形態において、シールリング１０３としてシールビアと、シールビアよりも幅の広いシール配線とによる積層構造を用いた。しかし、シール配線の幅をシールビアの幅と同等にしてもなんら問題はない。また、シールリング１０３としてシールビアとシール配線の積層構造を用いたが、シールビア工程のみで形成しても何なんら問題はない。これら構造とすることにより、シールビアとシール配線との積層構造を用いる場合と比べて、半導体装置内におけるシールリング１０３の幅方向（チップ領域１０２の周縁に沿ってシールリング１０３が延びる方向に対して垂直な方向）の占有領域を狭くできるので、半導体装置の小型化に有効である。

また、上記第１から第４の実施形態において、最下層の配線（第１のビア２１と第１の配線２２）を除きデュアルダマシン方式により形成した。しかし、ビア（及びシールビア）又は配線（及びシール配線）の開口部、すなわちビアホール又は配線溝を形成した後、それぞれ独立して金属を埋め込むシングルダマシン法を用いても良い。

この場合の断面形状の例を図２０に示す。ここでは、第４の層間絶縁膜１６及び第６の層間絶縁膜１８がいずれも２層の積層構造となっており、第４の層間絶縁膜１６の下側の層（第２のビア２３が形成されている層）にも応力吸収体７４が形成されている。このため、図２０の半導体装置は、積層された層間絶縁膜の厚さ方向について複数の応力吸収体（７１、７４及び７２）が隣接して形成された構造を有している。

これに対し、応力吸収体形成をビア形成または配線形成のいずれか一方のマスクのみで行ってもよく、応力吸収体はシールリング１０３と平行に不連続に複数形成された構造となる。

また、図２１に示す通り、空隙を層間絶縁膜の厚さ方向に隣接して形成しても良い。応力吸収体又は空隙を層間絶縁膜の厚さ方向に隣接して形成すると、ダイシングの際の応力やクラック等を確実に防ぐことができる。

また、上記第１から第４の実施形態において、応力吸収壁（８１ａ、８１ｂ、８１ｃ）に含まれる応力吸収体と、空隙領域１０５（１０５ａ及び１０５ｂ）に含まれる空隙とは、少なくとも１つの層間絶縁膜に形成されていれば良い。また、一般的に機械的強度の低い膜として知られる例えば炭素含有シリコン酸化膜からなる層間膜を用いた層にのみ選択的に形成しても良い。

また、上記第１から第４の実施形態において、応力吸収体及び空隙は、ダイシング領域１０１に形成した。しかし、応力吸収体及び空隙領域は、ウェハダイシング部分とシールリング１０３との間に設けられていれば良いのであり、各実施形態の形成位置に限られるものではない。例えば、応力吸収体及び空隙を、シールリング１０３の外側であって、チップ領域１０２内におけるダイシング領域１０１との境界付近に設けてもよい。

また、上記第１から第４の実施形態において、シールリング１０３を、チップ領域１０２におけるダイシング領域１０１との境界付近に設けたが、これに代えて、空隙領域１０５の内側であって、例えばダイシング領域１０１のうちダイシング後も半導体装置（半導体チップ）の端部として残る部分（つまりダイシング領域１０１におけるチップ領域１０２との境界付近）に設けてもよい。

また、上記第１から第４の実施形態において、６層重ねられた層間絶縁膜に３層の配線及び３層のビアを形成したが、層間絶縁膜の層数は６層に限られるものではないし、また配線及びビアが３層に限られるものでもなく、チップ構造に応じてより少なくても多くても良い。

また、上記第１から第４の実施形態において、シールリング１０３として縦方向に一連のシールリング構造を示したが、一連のシールリング構造に限定されるものではない。例えば２連以上の構造を有しても良いし、また、シールリング構造は一部が枝分かれした構造を有してもよい。

また、上記第１から第４の実施形態において、各配線及び各ビアと、シールリング１０３とを構成する導電材料としてＣｕを用いたが、これには限られず、Ｗ、Ａｌ及びＣｕのうちの少なくとも１つを用いて構成してもよい。このようにすると、半導体装置のチップ領域１０２に形成される配線及びビアと同じ材料からシールリング１０３を形成することができる。

また、上記第１〜第４の実施形態において、第１〜第６の層間絶縁膜およびパッシベーション膜はそれぞれ単一の膜として使用していたが、少なくともいずれか１つの層間絶縁膜又はパッシベーション膜を２種類以上の膜からなる積層構造としてもよい。

例えば、図２２に示すように、第４の層間絶縁膜について、配線が形成される層とビアが形成される層とが互いに異なる比誘電率を有する炭素含有シリコン酸化膜によって形成されている構造としても良い。このとき、２種類の炭素含有シリコン酸化膜について、配線が形成される層間絶縁膜の比誘電率（ｋ１）が、ビアが形成される層間絶縁膜の比誘電率（ｋ２）に比べて低い（ｋ１＜ｋ２）様な組み合わせであってもよい。つまり、配線が形成される層間絶縁膜の方が、ビアが形成される層間絶縁膜に比べて炭素濃度が高い又は空孔量が多い（それにより、比誘電率が低い）というような異なる層間絶縁膜の組み合わせとするということである。

更に、配線層に用いる層間絶縁膜の比誘電率が、ビア層に用いる層間絶縁膜の比誘電率より低くなるような組み合わせとして、ビア層にはＴＥＯＳ等のシリコン酸化膜又はフッ素含有シリコン酸化膜を用い、配線層にはフッ素含有シリコン酸化膜又は炭素含有シリコン酸化膜等を用いてもよい。

上記のような膜構造とすることにより、配線が形成された層における配線間の容量を低減することが可能となる。比誘電率が低い絶縁膜は一般的に機械強度が低くダイシングによる損傷を受けやすいが、このような機械強度の低い膜を適用した層に対して選択的に本発明の空隙を形成することにより、ダイシング時の応力やクラックの伝播を防止しシールリングを保護することが可能となる。

また、第３の層間絶縁膜には一般的にＣｕの拡散防止機能と、ビアパターン形成時のエッチストップ機能が求められる。そこで、第３の層間絶縁膜を例えば窒素含有の炭化シリコン膜と酸素含有の炭化シリコン膜の積層構造とすると、膜の比誘電率が低いため、上記Ｃｕ拡散防止機能とエッチストップ機能とを有しつつ、配線の配線間容量の増大を防止する効果がある。

一般的に、ＳｉＮはＮを含有することによりＣｕ拡散防止能があることが知られており、比誘電率は約７である。ＳｉＣの比誘電率は約３．５であるが、Ｃｕ拡散防止能が低い。このため、Ｎを添加してＳｉＣＮにすることにより、低誘電率（約４．８）とＣｕ拡散防止の機能を持たせることができる。また、ＳｉＣＯはＳｉＣＮよりも低誘電率（約４．６）であるが、Ｏを含むためにＣｕが酸化してしまう。そのため、ＳｉＣＮがＣｕ側に来るように積層して使用する。以上の説明から分かるように、低誘電率膜等の層間膜に対して、ＳｉＣＮ、ＳｉＣＯともにエッチストップ機能を有している。

更に、パッシベーションを２種類以上の膜からなる積層構造とすることの効果として、以下のような効果が考えられる。例えば、第６の層間絶縁膜と同層に形成されている配線の直上にはシリコン窒化膜に比べて比誘電率の低い酸素又は窒素含有の炭化シリコン膜を形成し、更にその表面にシリコン窒化膜を形成する構造とすることにより、配線の配線間容量の増大を防止することができる。

また、単一のパッシベーション膜が有する膜ストレスを、積層構造とすることにより緩和する効果がある。つまり、膜ストレスにより反りが発生したとしても、積層構造であればそれぞれの膜厚は一層構造膜に比べ薄く、個々のストレス量も低くなる。また、積層構造には、界面が存在するために、歪が緩和される。そこで、パッシベーション膜を積層構造とすることにより、膜ストレスを緩和することができる。

尚、上記第１〜第４の実施形態において、配線構造及び他の配線構造における配線同士の間に配線間空隙９１を形成している。このような配線間空隙９１を設けることにより、配線同士の間の容量を低減させることができ、高速動作が可能となる。また、配線間空隙９１を形成する際に、同時に第１の空隙４１を形成することができ、製造工程を簡略化できる。但し、半導体装置に要求される特性によっては、配線間空隙９１を必ずしも設けなくとも良い。

以上に説明したように、本発明は、チップ領域の周囲を取り囲むように形成されたシールリングとそれを保護する機構とを有する半導体装置及びその製造方法に関し、ダイシング時に発生するクラックや応力等をシールリングの外側に形成した空隙領域によって阻止してチップ領域の内部を確実に保護するシールリングの機能を保持するという効果が得られ、非常に有用である。

図１は、本発明の第１の実施形態に係る半導体装置が設けられているウェハの一部分を示す平面図である。 図２は、図１のII-II'線における断面図である。 図３は、図１のII-II'線の近傍を拡大した平面図である。 図４（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図５（ａ）〜（ｃ）は、図４（ｄ）に続いて、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図６（ａ）〜（ｃ）は、図５（ｃ）に続いて、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図７（ａ）〜（ｃ）は、図６（ｃ）に続いて、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図８（ａ）〜（ｃ）は、図７（ｃ）に続いて、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図９（ａ）及び（ｂ）は、図８（ｃ）に続いて、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１０は、本発明の第２の実施形態に係る半導体装置が設けられているウェハの一部分を示す平面図である。 図１１は、図１０のXI-XI'線における断面図である。 図１２は、図１０のXI-XI'線の近傍を拡大した平面図である。 図１３は、本発明の第３の実施形態に係る半導体装置が設けられているウェハの一部分を示す平面図である。 図１４は、図１３のXIV-XIV'線における断面図である。 図１５は、図１３のXIV-XIV'線の近傍を拡大した平面図である。 図１６は、本発明の第４の実施形態に係る半導体装置が設けられているウェハの一部分を示す平面図である。 図１７は、図１６のXVII-XVII'線における断面図である。 図１８は、図１６のXVII-XVII'線の近傍を拡大した平面図である。 図１９は、第４の実施形態に係る半導体装置においては空隙が不連続であるのに対し、応力吸収体が不連続である場合を示す図である。 図２０は、本発明の第１から第４の実施形態に係る半導体装置の１つのバリエーションを示す断面図である。 図２１は、本発明の第１から第４の実施形態に係わる半導体装置の別の１つのバリエーションを示す断面図である。 図２２は、本発明の第１から第４の実施形態に係わる半導体装置の更に別の１つのバリエーションを示す断面図である。 図２３は、従来の半導体装置の断面図である。

符号の説明

１１ 基板（半導体基板）
１２ 素子分離膜
１３ 第１の層間絶縁膜
１４ 第２の層間絶縁膜
１５ 第３の層間絶縁膜
１６ 第４の層間絶縁膜
１７ 第５の層間絶縁膜
１８ 第６の層間絶縁膜
１９ パッシベーション膜
２１ 第１のビア
２１ａ 第１のビアホール
２２ 第１の配線
２２ａ 第１の配線溝
２２ｂ 配線溝パターン
２３ 第２のビア
２３ａ 第２のビアホール
２３ｂ 第２のビアホールパターン
２４ 第２の配線
２４ａ 第２の配線溝
２４ｂ 第２の配線溝パターン
２５ 第３のビア
２６ 第３の配線
２７ パッド
２７ａ パッド開口部
２７ａ パッド溝
２７ｂ パッド溝パターン
３１ 第１のシールビア
３１ａ 第１のシールビアホール
３２ 第１のシール配線
３２ａ 第１のシール配線溝
３２ｂ シール配線溝パターン
３３ 第２のシールビア
３３ａ 第２のシールビアホール
３３ｂ 第２のシールビアパターン
３４ 第２のシール配線
３４ａ 第２のシール配線溝
３４ｂ 第２のシール配線溝パターン
３５ 第３のシールビア
３６ 第３のシール配線
３７ キャップ
３７ａ キャップ溝
３７ｂ キャップ溝形成パターン
４１ 第１の空隙
４１ａ 第１の空隙形成用溝
４１ｂ 第１の空隙形成用パターン
５１ レジスト
５２ ビアパターン形成用レジスト
５３ レジスト
５４ パッシベーション膜加工用レジスト
５５ レジスト
６１ 活性層
６２ 活性層
７１ 第１の応力吸収体
７１ａ 第１の応力吸収体形成用溝
７１ｂ 第１の応力吸収体形成用パターン
７２ 第２の応力吸収体
７２ａ 第２の応力吸収体形成用溝
７２ｂ 第２の応力吸収体形成用パターン
７３ 第３の応力吸収体
８１ａ、８２ｂ、８３ｃ 応力吸収壁
９１ 配線間空隙
９１ａ 配線間空隙形成領域
９１ｂ 配線間空隙形成用溝
１０１ ダイシング領域
１０２ チップ領域
１０３ シールリング
１０５、１０５ａ、１０５ｂ 空隙領域

Claims (28)

1. 基板に形成された素子と、
   前記基板上に形成された絶縁膜と、
   前記絶縁膜中に、前記素子の形成された領域を取り囲み且つ前記絶縁膜を貫通するように形成されたシールリングと、
   前記素子から見て前記シールリングよりも外側に位置する部分の前記絶縁膜に形成され、少なくとも１つの応力吸収体を含む応力吸収壁と、
   前記素子から見て前記シールリングよりも外側に位置する部分の前記絶縁膜に形成され、少なくとも１つの空隙を含む空隙領域とを備えることを特徴とする半導体装置。
2. 請求項１において、
   前記絶縁膜は、複数の層間絶縁膜が積層された構造を有し、
   前記複数の層間絶縁膜のうちの少なくとも１つの層間絶縁膜に形成され且つ前記素子に電気的に接続されたビアと、
   前記複数の層間絶縁膜のうちの少なくとも１つの層間絶縁膜に形成され且つ前記素子に電気的に接続された配線とを備え、
   前記シールリングは、前記ビアが形成された前記層間絶縁膜に形成されたシールビアと、前記配線が形成された前記層間絶縁膜に形成されたシール配線とを含み、
   前記応力吸収壁は、少なくとも、前記複数の層間絶縁膜のうちの前記シール配線が形成されている層間絶縁膜に形成された応力吸収体を含み、
   前記空隙領域は、少なくとも、前記複数の層間絶縁膜のうちの前記シール配線が形成されている層間絶縁膜に形成された空隙を含むことを特徴とする半導体装置。
3. 請求項２において、
   前記配線と前記ビアとは、それぞれ前記複数の層間絶縁膜のうちの異なる層間絶縁膜中に形成されていることを特徴とする半導体装置。
4. 請求項３において、
   前記複数の層間絶縁膜のうちの前記配線が形成されている層間絶縁膜は、前記複数の層間絶縁膜のうちの前記ビアが形成されている層間絶縁膜よりも誘電率が低い膜からなることを特徴とする半導体装置。
5. 請求項２において、
   前記ビア及び前記配線が一体的に形成されたデュアルダマシン配線を含むことを特徴とする半導体装置。
6. 請求項１〜５のいずれか一つにおいて、
   前記絶縁膜の上に形成されたパッシベーション膜を更に備え、
   前記シールリングは、前記絶縁膜に加えて前記パッシベーション膜についても貫通するように形成され、
   前記空隙領域は、前記素子から見て前記シールリングよりも外側に位置する部分の前記パッシベーション膜中に形成されているスリットを更に含むことを特徴とする半導体装置。
7. 請求項６において、
   前記パッシベーション膜は、複数の膜からなる積層構造を有することを特徴とする半導体装置。
8. 請求項１〜７のいずれか一つにおいて、
   前記応力吸収壁は、前記絶縁膜の厚さ方向に不連続に配置された複数の応力吸収体を含むことを特徴とする半導体装置。
9. 請求項１〜７のいずれか一つにおいて、
   前記応力吸収壁は、前記絶縁膜の厚さ方向に隣接するように配置された複数の応力吸収体を含むことを特徴とする半導体装置。
10. 請求項１〜９のいずれか一つにおいて、
    前記応力吸収壁は、前記素子から見て前記シールリングの外側を切れ目無く連続して取り囲むように形成された応力吸収体を含むことを特徴とする半導体装置。
11. 請求項１〜９のいずれか一つにおいて、
    前記応力吸収壁は、前記素子から見て前記シールリングの外側を不連続に取り囲むように配置された複数の応力吸収体を含むことを特徴とする半導体装置。
12. 請求項１〜１１のいずれか一つにおいて、
    前記素子から見て前記応力吸収壁の外側に、少なくとも１つの応力吸収体を含む少なくとも１つの他の応力吸収壁を更に備えることを特徴とする半導体装置。
13. 請求項１２において、
    前記他の応力吸収壁は、前記素子から見て前記シールリングの外側を切れ目無く連続して取り囲むように形成された応力吸収体を含むことを特徴とする半導体装置。
14. 請求項１２において、
    前記他の応力吸収壁は、前記素子から見て前記シールリングの外側を不連続に取り囲むように配置された複数の応力吸収体を含むことを特徴とする半導体装置。
15. 請求項１２において、
    前記応力吸収壁及び前記他の応力吸収壁は、それぞれ、前記素子から見て前記シールリングの外側を不連続に取り囲むように配置された複数の応力吸収体を含み、
    前記応力吸収壁における複数の応力吸収体同士の間の部分と、前記他の応力吸収壁における複数の応力吸収体の間の部分とは、前記シールリングの延びる方向に垂直な方向について互いに隣り合わないように配置されていることを特徴とする半導体装置。
16. 請求項１１、１４又は１５において、
    前記シールリングを囲むように配置された複数の応力吸収体のうちの少なくとも１つの応力吸収体は、前記シールリングの延びる方向の寸法が他の応力吸収体とは異なるように形成されていることを特徴とする半導体装置。
17. 請求項１〜１６のいずれか一つにおいて、
    前記空隙領域は、前記絶縁膜の厚さ方向に不連続に配置された複数の空隙を含むことを特徴とする半導体装置。
18. 請求項１〜１６のいずれか一つにおいて、
    前記空隙領域は、前記絶縁膜の厚さ方向に隣接するように配置された複数の空隙を含むことを特徴とする半導体装置。
19. 請求項１〜１８のいずれか一つにおいて、
    前記空隙領域は、前記素子から見て前記シールリングの外側を切れ目無く連続して取り囲むように形成された空隙を含むことを特徴とする半導体装置。
20. 請求項１〜１８のいずれか一つにおいて、
    前記空隙領域は、前記素子から見て前記シールリングの外側を不連続に取り囲むように配置された複数の空隙を含むことを特徴とする半導体装置。
21. 請求項１〜２０のいずれか一つにおいて、
    前記素子から見て前記空隙領域の外側に、少なくとも１つの空隙を含む少なくとも１つの他の空隙領域を更に備えることを特徴とする半導体装置。
22. 請求項２１において、
    前記他の空隙領域は、前記素子から見て前記シールリングの外側を切れ目無く連続して取り囲むように形成された空隙を含むことを特徴とする半導体装置。
23. 請求項２１において、
    前記他の空隙領域は、前記素子から見て前記シールリングの外側を不連続に取り囲むように配置された複数の空隙を含むことを特徴とする半導体装置。
24. 請求項２１において、
    前記空隙領域及び前記他の空隙領域は、それぞれ、前記素子から見て前記シールリングの外側を不連続に取り囲むように配置された複数の空隙を含み、
    前記空隙領域における複数の空隙同士の間の部分と、前記他の空隙領域における複数の空隙の間の部分とは、前記シールリングの延びる方向に垂直な方向について互いに隣り合わないように配置されていることを特徴とする半導体装置。
25. 請求項２０、２３又は２４において、
    前記シールリングを囲むように配置された複数の空隙のうちの少なくとも１つの空隙は、前記シールリングの延びる方向の寸法が他の空隙とは異なるように形成されていることを特徴とする半導体装置。
26. 基板上に素子を形成する工程と、
    前記素子を形成した前記基板上に、層間絶縁膜を形成する工程と、
    前記層間絶縁膜に、前記素子に電気的に接続する配線及びビアの少なくとも一方を形成するための第１の凹部と、前記第１の凹部を取り囲み且つシールリングの少なくとも一部を形成するための第２の凹部と、前記素子から見て前記第２の凹部の外側に応力吸収体を形成するための第３の凹部と、前記素子から見て前記第２の凹部の外側に空隙を形成するための第４の凹部とを形成する工程と、
    前記第１の凹部と前記第２の凹部と前記第３の凹部とに導電膜を埋め込むことにより、前記配線及び前記ビアの少なくとも一方と前記シールリングの少なくとも一部と前記応力吸収体を形成すると共に、前記第４の凹部を空隙として残す工程とを備えることを特徴とする半導体装置の製造方法。
27. 請求項２６において、
    前記第１の凹部に、前記ビア及び前記配線を、デュアルダマシン法によって一体的に形成することを特徴とする半導体装置の製造方法。
28. 基板上に素子を形成する工程と、
    前記素子を形成した前記基板上に、層間絶縁膜を形成する工程と、
    前記層間絶縁膜に、前記素子に電気的に接続する配線及びビアの少なくとも一方を形成するための第１の凹部と、前記第１の凹部を取り囲み且つシールリングの少なくとも一部を形成するための第２の凹部と、前記素子から見て前記第２の凹部の外側に応力吸収体を形成するための少なくとも２つの第３の凹部とを形成する工程と、
    前記第１の凹部と前記第２の凹部と前記第３の凹部とに導電膜を埋め込むことにより、前記配線及び前記ビアの少なくとも一方と前記シールリングの少なくとも一部と前記応力吸収体を形成する工程と、
    前記応力吸収体に挟まれた部分において前記層間絶縁膜を除去することにより空隙を形成する工程とを備え、
    前記少なくとも２つの第３の凹部は、前記素子から見て外側に向かう方向に並んでいることを特徴とする半導体装置の製造方法。

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