KR19990023980A - 반도체 장치 - Google Patents

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KR19990023980A
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오카모토 세이시
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Abstract

본 발명은, 반도체 메모리에서 다이싱 시의 크랙에 의해 발생하는 크랙 부스러기를 미소화할 수 있도록 하는 것을 가장 주요한 특징으로 한다.
예를 들면, 선택 트랜지스터의 게이트 전극부(13)의 형성과 동시에, 다이싱 라인(2)에 대응하는 영역(10b) 내의 웨이퍼(10)의 주표면 상에, 게이트 산화막(14), 폴리실리콘막(15), WSi막(16) 및 SiN막(17)을 적층한다. 그리고, 이들을 패터닝하여 소자 분리 영역(12)의 상호간에 다이싱의 방향에 따라 평행하게, 상기 게이트 전극부(13)와 거의 동일한 배선 구조를 갖는 단일의 더미 패턴(18)을 형성한다. 이 더미 패턴(18)에 의해 디싱을 방지함과 동시에, 다이싱 시의 응력 집중을 분산시킴으로써 크랙 부스러기를 미소화시키는 구성으로 되어 있다.

Description

반도체 장치
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 웨이퍼를 칩(또는 펠릿)형으로 분리, 분할하기 위한 다이싱(스크라이빙이라고도 함) 기술에 관한 것이다.
종래부터 반도체 장치의 제조 분야에서는 막의 표면을 평탄화하는 방법으로서, 화학적 기계 연마(Chemical Mechanical Polishing/ CMP) 기술이 공지되어 있다. 이 CMP법은 막의 표면의 凹凸을 광범위하게 걸쳐 평활하게 평탄화하는 경우에 특히 유리하다.
그러나, 상기한 CMP 기술에는 다음과 같은 문제점이 있었다. 예를 들면, 오목부 내를 절연막으로 매립하기 위해, 전면(全面)에 퇴적된 절연막 중 오목부 내를 제외한 모든 절연막을 CMP법으로 제거하도록 했을 경우, 오목부가 좁을 때에는 오목부의 높이에 따라 절연막의 표면을 평탄화할 수 있지만, 오목부가 넓게(1.5 ㎛ 폭 이상으로) 되면, 절연막이 과도하게 깎여, 디싱이라는 막 감소 현상이 발생한다.
도 5는 다이싱 라인 상에서의 디싱의 대책법에 대해 반도체 메모리를 예로 나타낸 것이다.
통상, 반도체 메모리는 예를 들면 웨이퍼(101) 상에 형성된 복수의 칩(102)이 다이싱 라인(103)에 따라 컷트되어 각 칩 단위로 분리, 분할됨으로써 얻어지게 되어 있다.
다이싱 라인(103) 상에는, 일반적으로 TEG(Test Element Group) 등이 설치되도록 되어 있기 때문에, 예를 들어 다이싱 라인(103) 상이라고 해도 디싱에 의해 절연막의 평탄성이 손상되는 것은 바람직하지 못하다.
그래서, 다이싱 라인(103) 상에서의 디싱을 개선하는 하나의 방법으로서, 예를 들면 도 5에 도시한 바와 같이, 다이싱 라인(103)에 대응하는 웨이퍼(101)의 주표면 상에 칩(102)의 형성 시에 적층되는 적층막(104)을 설치하도록 한 구성이 고려되고 있다.
즉, 다이싱 라인(103)에 대응하는 웨이퍼(101)의 주표면부에 제1 절연막(예를 들면, SiO2: 111)을 매립하여 STI(Shallow Trench Isolation) 구조의 소자 분리 영역(112)을 형성한 후, 칩(102)에 대응하는 상기 웨이퍼(101)의 주표면 상에 반도체 메모리의 워드선이 되는 선택 트랜지스터의 게이트 전극부(113)를 형성한다.
게이트 전극부(113)는 게이트 산화막(114) 상에 1000 Å 두께 정도의 폴리실리콘막(115) 및 500 Å 두께 정도의 WSi막(116)을 적층하여 패터닝하고, 또한 갭 재료로서 2000 Å 두께 정도의 SiN막(117)을 설치하여 이루어진 구성으로 되어 있다.
또한, 상기 게이트 전극부(113)의 형성과 동시에, 상기 소자 분리 영역(112) 내의 제1 절연막(111) 상에, 상기 게이트 산화막(114), 상기 폴리실리콘막(115), 상기 WSi막(116) 및 상기 SiN막(117)으로 이루어진 적층막(104)을 형성한다.
계속해서, 상기 게이트 전극부(113)에 인접하는 상기 웨이퍼(101)의 주표면부에 소스/드레인으로 되는 확산층(118)을 형성한 후, 전면에 제2 절연막(예를 들면, SiO2: 119)을 퇴적시킨다. 그리고, 이 제2 절연막(119)의 표면을 CMP법에 의해 평탄화하고, 상기 적층막(104) 상에서의 막 두께를 5000 Å 정도로 한 후, 그 제2 절연막(119)에 상기 확산층(118)으로 이어지는 개공부(120)를 형성한다.
계속해서, 이 개공부(120) 내를 매립하도록 해서, 상기 제2 절연막(119) 상에 2500 Å 정도의 막 두께로 W막을 증착시킨 후, 그 W막을 패터닝하여 비트선(121)과 확산층 컨택트부(122)를 일체적으로 형성한다.
또한, 전면에 제3 절연막(예를 들면, SiO2: 123)을 퇴적시킨 후, 그 제3 절연막(123)의 표면을, 상기 비트선(121)의 상면을 스토퍼로 하여 CMP법에 의해 평탄화한다.
계속해서, 전면에 제4 절연막(예를 들면, SiO2: 124)을 퇴적시키고, 이 제4 절연막(124)의 표면을 CMP법으로 평탄화하여, 5000 Å 두께 정도로 한 후, 그 제4 절연막(124)에 상기 비트선(121)으로 이어지는 개공부(125)를 형성한다.
계속해서, 이 개공부(125) 내에 W막을 매립하여 상기 비트선(121)으로 이어지는 비트선 컨택트부(126)를 형성한 후, 또한 전면에 제5 절연막(예를 들면, SiO2: 127)을 퇴적시킨다. 그리고, 이 제5 절연막(127)의 표면을 CMP법으로 평탄화하고, 상기 비트선 컨택트부(126) 상에서의 막 두께가 3000 Å 정도가 되도록 한다.
계속해서, 제5 절연막(127)에 상기 비트선 컨택트부(126)로 이어지는 배선홈(128)을 형성하고, 그 배선홈(128) 내에 Al/Cu막을 매립하여 퓨즈층으로 되는 배선층(제1 메탈층 : 129)을 형성한다.
계속해서, 전면에 제6 절연막(예를 들면, SiO2: 130)을 3000Å 이상의 막 두께로 퇴적시키고, 이 제6 절연막(130)의 표면을 CMP법으로 평탄화한 후, 그 제6 절연막(130)에 상기 배선층(129)으로 이어지는 개공부(131)를 형성한다.
계속해서, 전면에 제7 절연막(예를 들면, TEOS : 132), 제8 절연막(예를 들면, SiN : 133) 및 패시베이션막(예를 들면, PI : 134)을 순서대로 퇴적시킨다. 그리고, 상기 패시베이션막(134), 상기 제8 절연막(133) 및 상기 제7 절연막(132)에 상기 개공부(131)로 이어지는 개공부(135)를 RIE(Reactive Ion Etching)법으로 형성한다.
또한, 동시에 상기 적층막(104)에 대응하는 상기 패시베이션막(134), 상기 제8 절연막(133), 상기 제7 절연막(132) 및 상기 제6 절연막(130)의 일부를 RIE법으로 제거하고, 다이싱 라인(103)을 형성한다.
이 경우, 상기 적층막(104) 상에서의 각 절연막(119, 123, 124, 127, 130)의 총 막 두께가 18500 Å 정도가 되도록, 적어도 3000 Å 이상의 막 두께를 남겨 상기 제6 절연막(130)을 에칭한다.
그리고, 상기 개공부(131) 내 및 상기 개공부(135) 내의 일부에 Al/Cu막을 매립하여 전원 공급용 배선층(제2 메탈층 : 136)을 형성함으로써, 동시에 복수의 칩(102)이 구성된다.
그런 후, 상기 다이싱 라인(103)에 따라 다이싱되며, 상기 웨이퍼(101)가 컷트부(137)에서 컷트되어, 각 칩(102)이 분리, 분할됨으로써 반도체 메모리가 얻어진다.
이와 같이 해서 얻어진 반도체 메모리에서는, 다이싱 라인(103)에 대응하는 웨이퍼(101)의 주표면 상에 적층막(104)을 설치하도록 하고 있기 때문에, 예를 들면 제3 절연막(123)의 표면을 CMP법으로 평탄화할 때의 디싱을 방지하는 것이 가능해진다.
또한, 상기한 비트선(121), 확산층 컨택트부(122), 비트선 컨택트부(126), 배선층(129, 136)이 크랙 스토퍼로서도 기능하기 때문에, 예를 들어 다이싱 시에 크랙이 발생했다고 해도 그 크랙이 칩(102)에 이르는 것을 막을 수 있다.
그러나, 적층막(104)을 설치하도록 한 경우, 다이싱 라인(103) 상에서의 디싱은 개선할 수 있지만, 다이싱 시의 응력이 집중하기 쉬워지는 결과, 예를 들면 다이싱 라인(103) 상의 절연막에 크랙(138)이 발생하기 쉬워진다고 하는 문제가 있었다.
다이싱 라인(103) 상에서의 크랙(138)의 발생은 그다지 중대한 문제는 아니지만, 다이싱 라인(103) 상의 절연막이 크랙(138)의 발생에 의해 부족한 경우, 그것이 크랙 부스러기가 되어 다음 공정에서의 오염원이 된다. 특히, 크랙 부스러기가 큰 경우, 그것이 칩(102) 상으로 이동한 경우에는 미치는 영향도 보다 심각해진다.
상기한 바와 같이, 종래에는 다이싱 라인 상에서의 디싱은 개선할 수 있지만, 다이싱 라인 상의 절연막에 다이싱에 의한 크랙이 발생하기 쉽기 때문에, 특히 절연막이 크게 부족한 경우에는 그것이 다음 공정에서 칩에 중대한 영향을 미치게 된다고 하는 문제가 있었다.
그래서, 본 발명은 다이싱 시의 크랙에 의해 발생하는 부스러기를 미소화할 수 있으며 대형 부스러기의 발생을 억제할 수 있는 반도체 장치를 제공하는 것을 목적으로 하고 있다.
상기 목적을 달성하기 위해서 본 발명의 반도체 장치에서는, 반도체 기판 상에 형성된 복수의 반도체 칩을 상기 반도체 기판 상에서 분리시키기 위한 다이싱 영역과, 이 다이싱 영역 내에 설치된 다이싱 시에 크랙에 의한 대형 부스러기의 발생을 억제하기 위한 볼록형의 더미 패턴으로 구성되어 있다.
또한, 본 발명의 반도체 장치에서는, 반도체 기판 상에 형성된 복수의 반도체 칩을 상기 반도체 기판 상에서 분리시키기 위한 다이싱 영역과, 이 다이싱 영역 내에, 다이싱의 방향에 따라 평행하게 설치된 다이싱 시에 크랙에 의한 대형 부스러기의 발생을 억제하기 위한 볼록형의 더미 패턴으로 구성되고 있다.
본 발명의 반도체 장치에 따르면, 다이싱 시의 응력 집중을 분산할 수 있게 된다. 이에 따라, 다이싱 라인 상에서의 디싱을 개선하면서 절연막이 크게 크랙하는 것을 억제할 수 있게 되는 것이다.
특히, 더미 패턴을 보호막으로 형성하도록 한 경우에는, 크랙에 의한 부스러기의 비산 그 자체를 억제할 수 있게 되는 것이다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치 구성의 주요부를 나타낸 개략 단면도.
도 2는 본 발명의 제2 실시 형태에 따른 반도체 장치 구성의 주요부를 나타낸 개략 단면도.
도 3은 본 발명의 제3 실시 형태에 따른 반도체 장치 구성의 주요부를 나타낸 개략 단면도.
도 4는 본 발명의 제4 실시 형태에 따른 반도체 장치 구성의 주요부를 나타낸 개략 단면도.
도 5는 종래 기술과 그 문제점을 설명하기 위해 반도체 장치 구성의 주요부를 나타낸 개략 단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 칩 2 : 다이싱 라인
10 : 웨이퍼 10a : 영역(칩)
10b : 영역(다이싱 라인) 11 : 제1 절연막
12 : 소자 분리 영역 13 : 게이트 전극부
14 : 게이트 산화막 15 : 폴리실리콘막
16 : WSi막 17 : SiN막
18 : 더미 패턴 19 : 확산층
20 : 제2 절연막 21 : 개공부(확산층 컨택트용)
22 : 비트선 23 : 확산층 컨택트부
24 : 제3 절연막 25 : 제4 절연막
26 : 개공부(비트선 컨택트용) 27 : 비트선 컨택트부
28 : 제5 절연막 29 : 배선홈
30 : 배선층(제1 메탈층) 31 : 제6 절연막
32 : 개공부(배선층 컨택트용) 33 : 제7 절연막
34 : 제8 절연막 35 : 패시베이션막
36 : 개공부(배선층용) 37 : 배선층(제2 메탈층)
38 : 컷트부 41 : 더미 패턴
이하, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 장치의 개략을 반도체 메모리의 다이싱 라인에 적용한 경우를 예로 나타낸 것이다.
우선, 웨이퍼(반도체 기판 : 10)의 주표면부에 선택적으로 제1 절연막(예를 들면, SiO2: 11)을 매립하여 STI(Shallow Trench Isolation) 구조의 소자 분리 영역(이 경우, 1.5 ㎛ 폭 이하 : 12)을 형성하여 칩(1)을 형성하기 위한 영역(10a)과 다이싱 라인(2)이 되는 영역(10b)으로 분할한다. 또한, 이 소자 분리 영역(12)은 상기 영역(10a) 내에도 동시에 형성되며, 소자간 분리를 위해 이용된다.
그리고, 상기 칩(1)에 대응하는 영역(10a) 내의 상기 웨이퍼(10)의 주표면 상에, 반도체 메모리의 워드선이 되는 선택 트랜지스터의 게이트 전극부(13)를 형성한다. 게이트 전극부(13)는 게이트 산화막(14) 상에 1000 Å 두께 정도의 폴리실리콘막(15) 및 500 Å 두께 정도의 WSi막(16)을 적층하여 패터닝하고, 또한 갭 재료로서의 2000 Å 두께 정도의 SiN막(17)을 설치하여 이루어진 구성으로 되어 있다.
또한, 상기 게이트 전극부(13)의 형성과 동시에, 상기 다이싱 라인(2)에 대응하는 영역(10b) 내의 상기 웨이퍼(10)의 주표면 상에 상기 게이트 산화막(14), 상기 폴리실리콘막(15) 상기 WSi막(16) 및 상기 SiN막(17)을 적층하고, 또한 패터닝하여 상기 게이트 전극부(13)와 거의 동일한 배선 구조를 갖는 단일의 더미 패턴(18)을 형성한다. 이 더미 패턴(18)은 예를 들면, 상기 소자 분리 영역(12)의 상호간에 다이싱의 방향에 따라 평행하게 설치되게 되어 있다. 또한, 이 더미 패턴(18)을 이용하여 테스트 평가용 소자인 TEG가 형성되게 된다.
계속해서, 상기 칩(1)에 대응하는 영역(10a) 내의 상기 게이트 전극부(13)에 인접한 상기 웨이퍼(10)의 주표면부에 소스/드레인이 되는 확산층(19)을 형성한 후, 전면에 제2 절연막(예를 들면, SiO2: 20)을 퇴적시킨다. 그리고, 이 제2 절연막(20)의 표면을 CMP법으로 평탄화하고, 상기 더미 패턴(18) 상에서의 막 두께를 5000 Å 정도로 한 후, 그 제2 절연막(20)에 상기 확산층(19)으로 이어지는 개공부(21)를 형성한다.
계속해서, 이 개공부(21) 내를 매립하도록 해서 상기 제2 절연막(20) 상에 2500 Å 정도의 막 두께로 W막을 증착시킨 후, 그 W막을 패터닝하여 비트선(22)과 확산층 컨택트부(23)를 일체적으로 형성한다.
또한, 전면에 제3 절연막(예를 들면, SiO2: 24)을 퇴적시킨 후, 그 제3 절연막(24)의 표면을, 상기 비트선(22)의 상면을 스토퍼로 하여 CMP법으로 평탄화한다.
계속해서, 전면에 제4 절연막(예를 들면, SiO2: 25)을 퇴적시키고, 이 제4 절연막(25)의 표면을 CMP법으로 평탄화하여, 5000 Å 두께 정도로 한 후, 그 제4 절연막(25)에 상기 비트선(22)으로 이어지는 개공부(26)를 형성한다.
계속해서, 이 개공부(26) 내에 W막을 매립하여 상기 비트선(22)으로 이어지는 비트선 컨택트부(27)를 형성한 후, 또한 전면에 제5 절연막(예를 들면, SiO2: 28)을 퇴적시킨다. 그리고, 이 제5 절연막(28)의 표면을 CMP법으로 평탄화하고, 상기 비트선 컨택트부(27) 상에서의 막 두께가 3000 Å 정도가 되도록 한다.
계속해서, 제5 절연막(28)에 상기 비트선 컨택트부(27)로 이어지는 배선홈(29)을 형성하고, 그 배선홈(29) 내에 Al/Cu막을 매립하여 퓨즈층이 되는 배선층(제1 메탈층 : 30)을 형성한다.
계속해서, 전면에 제6 절연막(예를 들면, SiO2: 31)을 3000 Å 이상의 막 두께로 퇴적시키고, 이 제6 절연막(31)의 표면을 CMP법으로 평탄화한 후, 그 제6 절연막(31)에 상기 배선층(30)으로 이어지는 개공부(32)를 형성한다.
계속해서, 전면에 제7 절연막(예를 들면, TEOS : 33), 제8 절연막(예를 들면, SiN : 34) 및 패시베이션막(예를 들면, PI : 35)을 순서대로 퇴적시킨다. 그리고, 상기 패시베이션막(35), 상기 제8 절연막(34) 및 상기 제7 절연막(33)에 상기 개공부(32)로 이어지는 개공부(36)를 RIE(Reactive Ion Etching)법으로 형성한다.
또한, 동시에 상기 더미 패턴(18) 상의 상기 패시베이션막(35), 상기 제8 절연막(34), 상기 제7 절연막(33) 및 상기 제6 절연막(31) 중 일부를 RIE법으로 제거하고, 다이싱 라인(2)을 형성한다.
이 경우, 상기 더미 패턴(18) 상에서의 각 절연막(20, 24, 25, 28, 31)의 총 막 두께가 18500 Å 정도가 되도록, 적어도 3000 Å 이상의 막 두께를 남겨 상기 제6 절연막(31)을 에칭한다.
그리고, 상기 개공부(32) 내 및 상기 개공부(36) 내 중 일부에 Al/Cu막을 매립하여 전원 공급용 배선층(제2 메탈층 : 37)을 형성함으로써, 동시에 복수의 칩(1)이 구성된다.
그런 후, 상기 다이싱 라인(2)에 따라 다이싱되고, 상기 웨이퍼(10)가 컷트부(예를 들면, 40 ㎛ 폭 : 38)에서 컷트되며, 각 칩(1)이 분리, 분할됨으로써 반도체 메모리가 얻어진다.
이와 같이, 다이싱 라인(2) 상에 볼록형 더미 패턴(18)을 설치함으로써, 다이싱 라인(2) 상의 절연막에 다이싱 시의 응력이 집중하는 것을 회피할 수 있게 되기 때문에, 가령 크랙이 생겼다고 해도 절연막의 결함을 작게 억제하는 것이 가능해진다. 따라서, 다음 공정에서의 오염원이 되는 크랙 부스러기라도 칩(1)에 미치는 영향을 경감할 수 있게 되는 것이다.
상기한 바와 같이, 다이싱 시의 응력 집중을 분산할 수 있도록 하고 있다. 즉, 다이싱 라인 상에 절연막의 크랙에 의한 대형 부스러기의 발생을 억제하기 위한 더미 패턴을 설치하도록 하고 있다. 이에 따라, 다이싱 시의 응력이 집중하고, 절연막이 크게 크랙하는 것을 억제하는 것이 가능해진다. 따라서, 가령 크랙이 생겼다고해도 발생하는 크랙 부스러기를 미소화할 수 있도록 한 결과, 다음 공정에서의 크랙 부스러기에 의한 칩으로의 영향을 최소한으로 할 수 있게 되는 것이다.
또한, 발생하는 크랙 부스러기를 미소화할 수 있도록 한 결과, 크랙이 발생하는 범위를 감소할 수 있게 되기 때문에, 다이싱 라인의 폭을 종래(150 ㎛)의 절반 정도(80 ㎛ 이하)로까지 좁힐 수 있게 된다. 이 결과, 칩 사이를 보다 근접시켜 웨이퍼 상에 형성할 수 있게 됨으로써, 1 웨이퍼당 칩수의 증가가 가능해지며 저비용화를 실현할 수 있다.
또한, 이 더미 패턴에 따르면 크랙 부스러기의 미소화뿐만 아니라, 다이싱 라인 상에서의 디싱의 개선에 대해서도 종래와 동일한 정도의 효과를 기대할 수 있다.
또한, 크랙의 범위를 감소할 수 있도록 함으로써, 크랙 스토퍼의 생략이 가능해지며, 가령 생략하도록 한 경우에는 칩의 미세화도 용이하게 실시할 수 있게 된다.
또, 상기한 본 발명의 제1 실시 형태에서는 단일의 더미 패턴을 설치한 경우에 대해 설명했지만, 이것에 한정되지 않고, 예를 들면 복수의 더미 패턴을 설치하도록 하는 것도 가능하다.
도 2는 본 발명의 제2 실시 형태에 따라 선택 트랜지스터의 게이트 전극부와 거의 동일한 배선 구조를 갖는 복수의 더미 패턴을 다이싱 라인 상에 설치하도록 한 경우의 예를 나타낸 것이다.
예를 들면, 다이싱 라인(2)으로 되는 영역(10b) 내의 웨이퍼(10)의 주표면 상에 다이싱의 방향에 따라 각각 평행하고, 또한 볼록형을 갖는 복수의 더미 패턴(18)을 패터닝한다. 또한, 각 더미 패턴(18)의 상호간에는 STI 구조의 소자 분리 영역(12)을 각각 배치한 구성으로 되어 있다.
각 더미 패턴(18) 간의 거리, 즉 각 소자 분리 영역(12)의 폭은 1.5 ㎛ 이하가 되면 좋고, 또한 이 조건을 만족하면 볼록형 더미 패턴(18)의 폭은 어떠한 폭이라도 디싱을 방지할 수 있으며, 또한 본원의 목적을 충분히 달성할 수 있다.
즉, 이러한 구성으로 한 경우에도 더미 패턴(18)의 각각에 따라 다이싱 시의 응력 집중을 분산할 수 있게 되기 때문에, 상술한 제1 형태의 경우와 거의 마찬가지의 효과를 기대할 수 있다.
또한, 선택 트랜지스터의 게이트 전극부와 거의 동일한 배선 구조를 갖는 더미 패턴을 설치하는 경우에 한정되지 않고, 예를 들면 도 3에 도시한 바와 같이 패시베이션막(보호막 : 35), 제8 절연막(34), 제7 절연막(33) 및 제6 절연막(31) 중 일부를 다이싱의 방향에 따라 각각 평행하고 또한 볼록형으로 패터닝하여 이루어진 복수의 더미 패턴(41)을 설치하도록 한 경우에도 본원의 목적을 충분히 달성할 수 있다.
이 경우는 다이싱 시의 응력 집중을 분산할 수 있는 것이면 각 더미 패턴(41) 간의 거리 및 각 더미 패턴(41)의 폭은 어떠한 조건이라도 좋다.
특히, 본 발명의 제3 실시 형태에 따른 구성의 경우 크랙 부스러기를 미소화할 수 있을뿐만 아니라, 절연막 상에 두꺼운 패시베이션막(35)이 존재하므로, 크랙 부스러기의 비산 그 자체를 억제하는 것이 가능해진다.
또한, 선택 트랜지스터의 게이트 전극부와 거의 동일한 배선 구조를 갖는 더미 패턴(도 1 및 도 2 참조 : 18) 또는 패시베이션막(35) 등을 패터닝하여 이루어진 더미 패턴(도 3 참조 : 41) 중 어느 한 쪽을 설치하도록 한 경우에 한정되지 않는다. 예를 들면, 도 4에 도시한 바와 같이 다이싱 라인(2) 상에 더미 패턴 [단일의 더미 패턴(18)의 경우도 동일함 : 18] 및 더미 패턴(41)을 각각 설치하도록 하는 것도 가능하다.
이 경우도, 각 더미 패턴(18) 간의 거리는 1.5 ㎛ 이하가 되면 좋고, 이 조건만 만족하면 더미 패턴(18, 41)의 폭은 어느 폭이라도 좋다.
본 발명의 제4 실시 형태에 따른 구성으로 한 경우, 디싱을 방지할 수 있음과 동시에, 더미 패턴(18) 및 더미 패턴(41)의 상승 효과에 의해서 대형 부스러기의 발생에 대해서는 보다 한층 더 효과를 기대할 수 있다.
그 외, 본 발명의 요지를 바꾸지 않은 범위에서 여러가지 변형 실시 가능한 것은 물론이다.
이상, 상술한 바와 같이 본 발명에 따르면, 다이싱 시의 크랙에 의해 발생하는 부스러기를 미소화할 수 있으며, 대형 부스러기의 발생을 억제할 수 있는 반도체 장치를 제공할 수 있다.

Claims (11)

  1. 반도체 기판 상에 형성된 복수의 반도체 칩을 상기 반도체 기판 상에서 분리시키기 위한 다이싱 영역, 및
    상기 다이싱 영역 내에 설치된, 다이싱 시에 크랙에 의한 대형 부스러기의 발생을 억제하기 위한 볼록형의 더미 패턴
    을 구비한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 더미 패턴은 배선 구조를 갖고서 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 더미 패턴은 상기 반도체 칩 내의 게이트부와 동일 구조를 갖고서 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 더미 패턴은 STI 구조의 소자 분리 영역의 상호간에 각각 배치되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 더미 패턴은 보호막에 의해 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 더미 패턴은 다이싱의 방향에 따라 평행하게 설치되는 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판 상에 형성된 복수의 반도체 칩을 상기 반도체 기판 상에서 분리시키기 위한 다이싱 영역, 및
    상기 다이싱 영역 내에 다이싱의 방향에 따라 평행하게 설치된, 다이싱 시에 크랙에 의한 대형 부스러기의 발생을 억제하기 위한 볼록형의 더미 패턴
    을 구비한 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 더미 패턴은 배선 구조를 갖고서 형성되는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서, 상기 더미 패턴은 상기 반도체 칩 내의 게이트부와 동일 구조를 갖고서 형성되는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서, 상기 더미 패턴은 STI 구조의 소자 분리 영역의 상호간에 각각 배치되는 것을 특징으로 하는 반도체 장치.
  11. 제7항에 있어서, 상기 더미 패턴은 보호막에 의해 형성되는 것을 특징으로 하는 반도체 장치.
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