KR100550172B1 - 불휘발성 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

불휘발성 반도체 메모리 장치는 반도체 기판, 상기 반도체 기판 상에, 제1 막 두께를 갖는 제1 게이트 절연막을 구비하여 형성된 메모리 셀 어레이를 포함한다. 또한, 이 불휘발성 반도체 메모리 장치는 상기 반도체 기판 상에, 상기 제1 게이트 절연막보다도 두꺼운, 제2 막 두께를 갖는 제2 게이트 절연막을 구비하여 형성된 고내압계 트랜지스터부, 및, 상기 반도체 기판 상에, 상기 제2 게이트 절연막을 구비하여 형성된 주변 회로부를 포함한다.
불휘발성 반도체 메모리, 반도체 기판, 게이트 절연막, 고내압계 트랜지스터부, 주변 회로부

Description

불휘발성 반도체 메모리 장치 및 그 제조 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
도 1a는 본 발명의 제1 실시 형태에 따른 NAND 형 플래시 메모리의 일례를 도시하는 평면도, 도 1b는 도 1a의 1B-1B 선에 따르는 단면도.
도 2a 내지 도 2d는 본 발명의 제2 실시 형태에 따른 NAND 형 플래시 메모리의 제조 방법을 설명하기 위해서 도시하는 공정 단면도.
도 3a 내지 도 3d는 본 발명의 제3 실시 형태에 따른 NAND 형 플래시 메모리의 제조 방법을 설명하기 위해서 도시하는 공정 단면도.
도 4a 내지 도 4c는 본 발명의 제4 실시 형태에 따른 NAND 형 플래시 메모리의 제조 방법을 설명하기 위해서 도시하는 공정 단면도.
도 5a 및 도 5b는 종래 기술과 그 문제점을 설명하기 위해서, NAND 형 플래시 메모리의 제조 공정을 도시하는 단면도.
도 6은 종래의 NAND 형 플래시 메모리의 일례를 도시하는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : Si 기판
21 : 셀 어레이
31 : 고내압계의 로우 디코더 회로
41 : 가드 링
51 : 더미 AA 패턴(주변 회로부)
21A : N-웰 영역(Cell Nwell)
21B : P-웰 영역(Cell Pwel1)
21a : Vcc 계의 게이트 산화막(Vcc 산화막)
21b : 폴리게이트 전극(제1 게이트 전극막)
21c : SiN 막(제1 마스크 절연막)
본 발명은, 불휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것이다. 더욱 자세하게는, 부유 게이트 전극을 가짐과 함께, 주변부와 셀부에서 두 종류 이상의 두께가 서로 다른 게이트 산화막을 갖는 NAND 형 플래시 메모리에 관한 것이다.
최근, 트렌치 구조를 채용하고, 또한, 막 두께가 서로 다른 복수의 게이트 산화막을 갖고, 게이트 사전 형성(또는, 게이트 산화막 사전 형성이라고도 함) 프로세스에 의해 형성되는 NAND 형 플래시 메모리가 개발되어 있다.
그러나, 이 NAND 형 플래시 메모리의 경우, 예를 들면 도 5a에 도시한 바와 같이, 셀부/Vcc 부(101)와 Vpp 부(102)에서, 실리콘(Si) 기판(103) 상의 게이트 산 화막(101a, 102a)의 막 두께가 서로 다르다. 그 때문에, 게이트 전극(101b, 102b) 상의, SiN 막(스토퍼 SiN 막)(101c, 102c)의 상면에 단차 a가 생긴다. 이 단차 a는, 예를 들면 도 5b에 도시한 바와 같이, STI(Shallow Trench Isolation)의 형성에 있어서, SiN 막(101c, 102c)을 스토퍼로 하여 매립 절연막(104)의 상면을 CMP(Chemical Mechanical Polishing) 처리했을 때에, Vpp 부(102)의 SiN 막(102c)의 막 두께를, 셀부/Vcc 부(101)의 SiN 막(101c)의 막 두께보다도 감소시키는 원인이 된다. SiN 막(102c)의 막 두께의 감소는, 게이트 산화막(102a)까지의 거리(h)를 단축하는 결과가 된다. 이에 따라, 게이트 산화막(102a)은, CMP 처리 후의 에칭 처리(예를 들면, 웨트 처리)에 의한 손상을 받기 쉽게 된다. 손상을 받은 게이트 산화막(102a)은, 게이트 누설 등의 불량을 초래한다.
특히, 이 NAND 형 플래시 메모리는, 예를 들면 도 6에 도시한 바와 같이, 상기 셀부/Vcc 부(101)에 상당하는 셀 어레이 영역(Cell Array)(110)에 인접한 주변 영역(Vpp 부(102)에 상당)에, 고내압계의 로우 디코더 회로(111)가 존재한다. 이 로우 디코더 회로(111)는, 통상, Vpp 계의 게이트 산화막(Vpp 산화막(102a))을 이용하여 형성되어 있다. 즉, NAND 형 플래시 메모리의 로우 디코더 회로(111)에는, 고내압계의 트랜지스터가 존재한다.
이것에 대하여, 상기 셀 어레이 영역(110), 이 셀 어레이 영역(110)과 상기 로우 디코더 회로(111) 사이에 존재하는 가드 링(112), 및, 상기 로우 디코더 회로(111)의 주변의 더미 AA 패턴(113)의 형성에는, 일반적으로, Vcc 계의 게이트 산화막(Vcc 산화막(101a))이 이용된다. 그 때문에, STI의 형성에 있어서, 매립 절 연막(104)을 CMP 처리할 때에, SiN 막(101c)에 비교하여, 로우 디코더 회로(111)의 SiN 막(102c)이 크게 감소하여, 이것이 상기 불량을 발생시키는 원인으로 되어있다.
상기한 바와 같이, 종래에는, 게이트 사전 형성 프로세스에 의해서 막 두께가 서로 다른 복수의 게이트 산화막을 갖는 NAND 형 플래시 메모리를 용이하게 실현할 수 있다. 그러나, STI를 형성할 때의 CMP 처리에 있어서, 로우 디코더 회로의 스토퍼 SiN 막이 크게 감소된다. 이에 따라, 그 아래의 게이트 산화막이 손상을 받기 쉽게 되기 때문에, 게이트 누설 등의 불량을 초래한다고 하는 문제가 있었다.
본 발명의 제1 양상에 따르면, 불휘발성 반도체 메모리 장치는 반도체 기판, 상기 반도체 기판 상에, 제1 막 두께를 갖는 제1 게이트 절연막을 구비하여 형성된 메모리셀 어레이, 상기 반도체 기판 상에, 상기 제1 게이트 절연막보다도 두꺼운, 제2 막 두께를 갖는 제2 게이트 절연막을 구비하여 형성된 고내압계 트랜지스터부, 및, 상기 반도체 기판 상에, 상기 제2 게이트 절연막을 구비하여 형성된 주변 회로부를 포함한다.
본 발명의 제2 양상에 따르면, 불휘발성 반도체 메모리 장치의 제조 방법은 반도체 기판 상에, 제1 막 두께를 갖는 제1 게이트 절연막, 제1 게이트 전극막 및 제1 마스크 절연막을 순서대로 퇴적하고, 상기 제1 게이트 절연막, 상기 제1 게이트 전극막 및 상기 제1 마스크 절연막을, 어레이 영역에만 잔존시키고, 상기 어레 이 영역을 제외한, 주변 영역의 제1 영역에는, 상기 제1 게이트 절연막보다도 두꺼운 제2 막 두께를 갖는 제2 게이트 절연막을, 상기 주변 영역의 제2 영역에는, 상기 제1 게이트 절연막과 동일한 제1 막 두께를 갖는 제3 게이트 절연막을, 각각 구별하여 형성하고, 상기 제1 마스크 절연막, 상기 제2 게이트 절연막 및 상기 제3 게이트 절연막 상에, 각각, 제2 게이트 전극막 및 상기 제1 마스크 절연막보다도 두꺼운 제2 마스크 절연막을 순서대로 퇴적하고, 상기 제1 마스크 절연막 상의, 상기 제2 마스크 절연막 및 상기 제2 게이트 전극막을 박리하고, 상기 어레이 영역 및 상기 주변 영역의 제1, 제2 영역의 양쪽 사이에 각각 대응하는, 상기 반도체 기판의 표면부에 소자 분리용의 홈을 형성하고, 전면에, 매립 절연막을 퇴적하고, 상기 매립 절연막의 상면을 연마하고 평탄화한다.
본 발명의 제3 양상에 따르면, 불휘발성 반도체 메모리 장치의 제조 방법은 반도체 기판 상에, 제1 막 두께를 갖는 제1 게이트 절연막, 제1 게이트 전극막 및 제1 마스크 절연막을 순서대로 퇴적하고, 상기 제1 게이트 절연막, 상기 제1 게이트 전극막 및 상기 제1 마스크 절연막을, 어레이 영역 및 제1 주변 영역에만 잔존시키고, 상기 어레이 영역 및 상기 제1 주변 영역을 제외한, 제2 주변 영역에, 상기 제1 게이트 절연막보다도 두꺼운 제2 막 두께를 갖는 제2 게이트 절연막을 형성하고, 상기 제1 마스크 절연막 및 상기 제2 게이트 절연막 상에, 각각, 상기 제1 게이트 전극막보다도 얇은 제2 게이트 전극막 및 제2 마스크 절연막을 순서대로 퇴적하고, 상기 제1 마스크 절연막 상의, 상기 제2 마스크 절연막 및 상기 제2 게이트 전극막을 박리하고, 상기 어레이 영역 및 상기 제1, 제2 주변 영역의 양쪽 사이 에 각각 대응하는, 상기 반도체 기판의 표면부에 소자 분리용의 홈을 형성하고, 전면에, 매립 절연막을 퇴적하고, 상기 매립 절연막의 상면을 연마하고 평탄화한다.
본 발명의 제4 양상에 따르면, 불휘발성 반도체 메모리 장치의 제조 방법은 반도체 기판 상의 제1 주변 영역에 대하여, 미리 오목부를 형성하고, 상기 오목부 내에, 제1 막 두께를 갖는 제1 게이트 절연막을 형성하고, 상기 반도체 기판 상의 어레이 영역 및 제2 주변 영역에, 상기 제1 게이트 절연막보다도 얇은 제2 막 두께를 갖는 제2 게이트 절연막을 형성하고, 상기 제1, 제2 게이트 절연막 상에, 각각, 제1, 제2 게이트 전극막 및 제1, 제2 마스크 절연막을 순서대로 퇴적하고, 상기 어레이 영역 및 상기 제1. 제2 주변 영역의 양쪽 사이에 각각 대응하는, 상기 반도체 기판의 표면부에 소자 분리용의 홈을 형성하고, 전면에, 매립 절연막을 퇴적하고, 상기 매립 절연막의 상면을 연마하고 평탄화한다.
<실시예>
이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다.
(제1 실시 형태)
도 1a 및 도 1b는, 본 발명의 제1 실시 형태에 따른, 게이트 사전 형성(또는, 게이트 산화막 사전 형성) 프로세스에 의해 형성된 NAND 형 플래시 메모리의 구성예를 도시하는 것이다. 또, 도 1a는 주요부를 도시하는 평면도이고, 도 1b는 도 1a의 1B-1B 선에 거의 대응하는 단면 구조를 도시하는 확대도이다.
이 NAND 형 플래시 메모리의 경우, Si 기판(11) 상의 어레이 영역에는, 셀 어레이(21)가 형성되어 있다. 또한, 이 셀 어레이(21)에 인접하는 주변 영역에는, 고내압계의 로우 디코더 회로(고내압계 트랜지스터부)(31)가 형성되어 있다. 또한, 상기 셀 어레이(21)와 상기 로우 디코더 회로(31) 사이에는, 주변 회로부로서의 가드 링(41)이 형성되어 있다. 또한, 상기 주변 영역에는, 상기 로우 디코더 회로(31)의 주변의 더미 AA 패턴(주변 회로부)(51)이 형성되어 있다.
상기 셀 어레이(21)에 있어서, 예를 들면, 상기 Si 기판(11)의 표면부에는, N-웰 영역(Cell Nwell)(21A)이 형성되어 있다. 또한, 이 N-웰 영역(21A) 내에는, P-웰 영역(Cell Pwel1)(21B)가 형성되어 있다. 그리고, 그 P-웰 영역(21B)의 표면부에, 복수의 메모리 셀(도시 생략)이 형성되도록 되어 있다. 메모리 셀의 각각은, Vcc 계의 게이트 산화막(Vcc 산화막)(21a) 상에, 폴리게이트 전극(제1 게이트 전극막)(21b) 및 SiN 막(제1 마스크 절연막)(21c)이 적층되어 이루어지는 구성을 갖고 있다. 상기 게이트 산화막(21a)은, 제1 막 두께를 갖는 제1 게이트 절연막이다. 상기 SiN 막(21c)은, CMP 처리에서의 스토퍼가 된다.
이것에 대하여, 상기 로우 디코더 회로(31), 상기 가드 링(41) 및 상기 더미 AA 패턴(51)은, 각각, 고내압계(Vpp 계)의 게이트 산화막(Vpp 산화막)(31a, 41a, 51a)을 이용하여 형성되어 있다. 상기 게이트 산화막(31a, 41a, 51a)은, 상기 게이트 산화막(21a)보다도 두꺼운, 제2 막 두께를 갖는 제2 게이트 절연막이다. 즉, 상기 로우 디코더 회로(31)는, 예를 들면, 상기 Si 기판(11)의 표면부에 형성되는 고내압계 트랜지스터(도시 생략)를 구비하고 있다. 고내압계 트랜지스터는, Vpp 산화막(31a) 상에, 폴리게이트 전극(제2 게이트 전극막)(31b) 및 SiN 막(제2 마스크 절연막)(31c)이 적층되어 이루어지는 구성을 갖고 있다. 상기 SiN 막(31c)은, CMP 처리에서의 스토퍼가 된다. 또한, 상기 가드 링(41)은, 예를 들면, 상기 각 웰 영역(21A, 21B)의 표면부 및 N-웰 영역(NW)(41A)의 표면부에 형성되어 있다. 가드 링(41)의 각각은, Vpp 산화막(41a) 상에, 폴리게이트 전극(제2 게이트 전극막)(41b) 및 SiN 막(제2 마스크 절연막)(41c)이 적층되어 이루어지는 구성을 갖고 있다. 상기 SiN 막(41c)은, CMP 처리에서의 스토퍼가 된다. 또한, 상기 더미 AA 패턴(51)은, 예를 들면, 상기 로우 디코더 회로(31)에 인접하는, 상기 Si 기판(11)의 표면부에 형성되어 있다. 더미 AA 패턴(51)은, Vpp 산화막(51a) 상에, 폴리게이트 전극(제2 게이트 전극막)(51b) 및 SiN 막(제2 마스크 절연막)(51c)이 적층되어 이루어지는 구성을 갖고 있다. 상기 SiN 막(51c)은, CMP 처리에서의 스토퍼가 된다.
그리고, 각 영역(21, 41, 31, 51)의 양쪽 사이에는, 각각, 절연막을 매립하여 이루어지는 STI 구조의 분리 영역(12)이 형성되어 있다.
이와 같이, 종래에는 Vcc 계의 산화막을 이용하여 형성되어 있던 가드 링 및 로우 디코더 회로의 주변의 더미 패턴을, 고내압계의 산화막 영역 내에 형성하도록 하고 있다. 즉, 가드 링(41) 및 더미 AA 패턴(51)을, Vpp 계의 산화막(41a, 51a)을 이용하여 형성하도록 하고 있다. 이에 따라, 로우 디코더 회로(31)의 고내압계 트랜지스터 주위의, 스토퍼 SiN 막(31c)의 상면의 단차(도 5a 중에 a로 나타내는 글로벌 단차)를 해소할 수 있게 된다. 그 결과, SiN 막(31c)이 크게 감소하는 것을 방지하여, Vpp 산화막(31a)까지의 거리(h)를 충분히 확보하는 것이 가능해진다.
본 실시 형태와 같은 구성으로 한 경우, 적어도 가드 링(41)과 로우 디코더 회로(31) 사이, 및, 로우 디코더 회로(31)와 더미 AA 패턴(51) 사이에서, SiN 막(31c)의 잔막 만이 크게 감소하는 것을 회피할 수 있다. 따라서, 종래의, NAND 형 플래시 메모리는 로우 디코더부에 고내압계 트랜지스터를 갖기 때문에, 게이트 사전 형성 프로세스를 이용한 경우에는, CMP 처리의 마진을 낮춘다고 하는 문제점을 개선하는 것이 가능해진다. 따라서, 로우 디코더 회로(31)의 Vpp 산화막(31a)이 손상을 받기 쉽게 되는 것을 억제할 수 있고, 게이트 누설 등의 불량의 발생을 방지할 수 있게 되는 것이다.
(제2 실시 형태)
도 2a 내지 도 2d는, 본 발명의 제2 실시 형태에 따른, 게이트 사전 형성 프로세스에 의해 형성되는 NAND 형 플래시 메모리의 제조 방법을 도시하는 것이다. 여기서는, 셀 어레이가 형성되는 셀부와 가드 링 및 더미 AA 패턴이 형성되는 Vcc 부를 서로 다른 구성으로 한 경우에 대해 설명한다.
우선, 예를 들면 도 2a에 도시한 바와 같이, Si 기판(11) 상의 어레이 영역(셀부)에, 제1 막 두께를 갖는 Vcc 산화막(제1 게이트 절연막)(21a), 폴리게이트 전극(제1 게이트 전극막)(21b), 및, 스토퍼 SiN 막(제1 마스크 절연막)(21c)을 각각 형성한다. 이 경우, 상기 Si 기판(11) 상에 각종의 재료를 퇴적시킨 후, 패터닝 처리를 행하여, 어레이 영역 이외의, 주변 영역(Vpp 부/Vcc 부)에 형성된 상기 Vcc 산화막(21a), 상기 폴리게이트 전극(21b) 및 상기 스토퍼 SiN 막(21c)을 각각 박리한다. 이렇게 해서, 주변 영역의 Si 기판(11)을 노출시킨다.
계속해서, 예를 들면 도 2b에 도시한 바와 같이, Si 기판(11) 상의 주변 영 역의 한쪽의 영역(Vpp 부)에는, 상기 Vcc 산화막(21a)보다도 두꺼운, 제2 막 두께를 갖는 Vpp 산화막(제2 게이트 절연막)(31a)을 형성한다. 또한, 주변 영역의 다른 쪽의 영역(Vcc 부)에는, 상기 Vcc 산화막(21a)과 동일한, 제1 막 두께를 갖는 Vcc 산화막(제3 게이트 절연막)(41a', 51a')을, 각각 형성한다. 그 후, 상기 스토퍼 SiN 막(21c), 상기 Vpp 산화막(31a) 및 상기 Vcc 산화막(41a', 51a') 상에, 각각, 폴리게이트 전극재(61b) 및 스토퍼 SiN 막재(61c)를 순서대로 퇴적한다. 이 때, 스토퍼 SiN 막재(61c)의 막 두께는, 상기 스토퍼 SiN 막(21c)보다도 두껍게 한다.
계속해서, 예를 들면 도 2c에 도시한 바와 같이, 셀부에 형성된 상기 폴리게이트 전극재(61b) 및 상기 스토퍼 SiN 막재(61c)를 박리한다. 이에 따라, Vpp 부의, 상기 Vpp 산화막(31a) 상에는, 폴리게이트 전극(제2 게이트 전극막)(31b) 및 스토퍼 SiN 막(제2 마스크 절연막)(31c)이 적층된다. 또한, Vcc 부의, 상기 Vcc 산화막(41a', 51a') 상에는, 폴리게이트 전극(제2 게이트 전극막)(41b, 51b) 및 스토퍼 SiN 막(제2 마스크 절연막)(41c, 51c)이, 각각 적층된다.
계속해서, 예를 들면 도 2d에 도시한 바와 같이, 셀부 및 주변 영역의 Vpp 부/Vcc 부의 양쪽 사이에 각각 대응하는, 상기 Si 기판(11)의 표면부에 소자 분리용의 홈(71)을 형성한다(STI 가공). 그리고, 매립 절연막(72)을 퇴적시키고, CMP 처리에 의한 평탄화를 행하여, STI 구조의 분리 영역(12)의 형성이 행하여진다.
이 후, 상기 셀부에 대해서는 메모리 셀의, 상기 Vpp 부에 대해서는 로우 디코더 회로(고내압계 트랜지스터부)의, 상기 Vcc 부에 대해서는 가드 링 및 더미 AA 패턴의 형성(모두 도시 생략)이 각각에 행해져, NAND 형 플래시 메모리가 실현된다.
본 실시 형태의 경우, 주변 영역(Vcc부, Vpp 부)의 SiN 막재(61c)(31c, 41c, 51c)의 막 두께를, 셀부의 SiN 막(21c)의 막 두께에 비교하여, 두껍게 되도록 형성한다. 이에 따라, CMP 처리에서의 SiN 막(31c)의 막 두께의 감소를 방지할 수 있어, Vpp 산화막(31a)까지의 거리 h1 및 Vcc 산화막(41a', 51a')까지의 거리 h2를 충분히 크게 잡는 것이 가능해진다. 따라서, CMP 처리 후의 공정에 의한 게이트 산화막(Vpp 산화막(31a))에의 손상을 방지할 수 있고, 결과적으로, CMP 처리에서의 마진을 크게 하는 것이 가능해지는 것이다.
이와 같이, STI를 위한 CMP 처리에서의 스토퍼가 되는 SiN 막의 막 두께를, 셀부와 주변 영역에서 구별하여 형성할 수 있도록 한다. 즉, Vpp 부의 SiN 막의 막 두께를 셀부보다도 두껍게 형성함으로써, 공정적으로 고내압계 트랜지스터의 SiN 막의 잔막 두께를 늘리는 것이 가능해진다. 그 결과, CMP 처리의 마진을 향상시킬 수 있는 것이다.
더구나, 이 제2 실시 형태에 따르면, 상술한 제1 실시 형태의 경우와 같이, Vcc 부에 형성되는 가드 링(41) 및 더미 AA 패턴(51)의, 그 Vcc 산화막(41a', 51a')의 막 두께를, 일부러, Vpp 산화막(31a)과 동일한 막 두께로 형성할 필요가 없다.
(제3 실시 형태)
도 3a 내지 도 3d는, 본 발명의 제3 실시 형태에 따른, 게이트 사전 형성 프 로세스에 의해 형성되는 NAND 형 플래시 메모리의 제조 방법을 도시하는 것이다. 여기서는, 셀 어레이가 형성되는 셀부와 가드 링 및 더미 AA 패턴이 형성되는 Vcc 부를 동일한 구성으로 한 경우에 대해 설명한다.
우선, 예를 들면 도 3a에 도시한 바와 같이, Si 기판(11) 상의 어레이 영역(셀부)과 Vcc 부(제1 주변 영역)와, 제1 막 두께를 갖는 Vcc 산화막(제1 게이트 절연막)(21a, 41a', 51a'), 폴리게이트 전극(제1 게이트 전극막)(21b, 41b, 51b), 및, 스토퍼 SiN 막(제1 마스크 절연막)(21c, 41c, 51c)을 각각 형성한다. 이 경우, 상기 Si 기판(11) 상에 각종의 재료를 퇴적시킨 후, 패터닝 처리를 행하여, 어레이 영역 및 Vcc 부 이외의, Vpp 부(제2 주변 영역)에 형성된 상기 Vcc 산화막(21a, 41a', 51a'), 상기 폴리게이트 전극(21b, 41b, 51b) 및 상기 스토퍼 SiN 막(21c, 41c, 51c)을 각각 박리한다. 이렇게 해서, Vpp 부의 Si 기판(11)을 노출시킨다.
계속해서, 예를 들면 도 3b에 도시한 바와 같이, Si 기판(11) 상의 Vpp 부에, 상기 Vcc 산화막(21a)보다도 두꺼운, 제2 막 두께를 갖는 Vpp 산화막(제2 게이트 절연막)(31a)을 형성한다. 그 후, 상기 스토퍼 SiN 막(21c, 41c, 51c) 및 상기 Vpp 산화막(31a) 상에, 각각, 폴리게이트 전극재(61b) 및 스토퍼 SiN 막재(61c)를 순서대로 퇴적한다. 이 때, 폴리게이트 전극재(61b)의 막 두께는, 상기 폴리게이트 전극(21b, 41b, 51b)보다도 얇게 한다. 또한, 상기 스토퍼 SiN 막(21c, 41c, 51c)의 상면과 거의 같은 높이가 되도록, 상기 스토퍼 SiN 막재(61c)를 퇴적시킨다.
계속해서, 예를 들면 도 3c에 도시한 바와 같이, 셀부 및 Vcc 부에 형성된, 상기 폴리게이트 전극재(61b) 및 상기 스토퍼 SiN 막재(61c)를 박리한다. 이에 따라, Vpp 부의, 상기 Vpp 산화막(31a) 상에는, 폴리게이트 전극(제2 게이트 전극막)(31b) 및 스토퍼 SiN 막(제2 마스크 절연막)(31c)이 적층된다.
계속해서, 예를 들면 도 3d에 도시한 바와 같이, 셀부 및 Vpp 부/Vcc 부의 양쪽 사이에 각각 대응하는, 상기 Si 기판(11)의 표면부에 소자 분리용의 홈(71)을 형성한다(STI 가공). 그리고, 매립 절연막(72)을 퇴적시키고, CMP 처리에 의한 평탄화를 행하여, STI 구조의 분리 영역(12)의 형성이 행하여진다.
이 후, 상기 셀부에 대해서는 메모리 셀의, 상기 Vpp 부에 대해서는 로우 디코더 회로(고내압계 트랜지스터부)의, 상기 Vcc 부에 대해서는 가드 링 및 더미 AA 패턴의 형성(모두 도시 생략)이 각각에 행해져, NAND 형 플래시 메모리가 실현된다.
본 실시 형태의 경우, 로우 디코더 회로의 스토퍼 SiN 막(31c)의 상면과 셀부의 스토퍼 SiN 막(21c)의 상면을, 거의 동일한 높이로 맞추어서 형성하는 것이 용이하게 가능해진다. 이에 따라, CMP 처리에서의 SiN 막(31c)의 막 두께의 감소를 방지할 수 있어, Vpp 산화막(31a)까지의 거리를 충분히 크게 잡는 것이 가능해진다. 따라서, CMP 처리 후의 공정에 의한 게이트 산화막(Vpp 산화막(31a))에의 손상을 방지할 수 있고, 결과적으로, CMP의 처리에서의 마진을 크게 하는 것이 가능해지는 것이다.
이와 같이, STI를 위한 CMP 처리에서의 스토퍼가 되는 SiN 막의 막 두께를, 셀부와 Vpp 부에서 구별하여 형성할 수 있도록 한다. 즉, Vpp 부의 SiN 막의 상면의 높이를 셀부의 SiN 막의 상면의 높이에 맞추어서 형성함으로써, 공정적으로 고내압계 트랜지스터의 SiN 막의 잔막 두께를 늘리는 것이 가능해진다. 그 결과, CMP 처리의 마진을 향상시킬 수 있는 것이다.
또한, 이 제3 실시 형태의 경우도, 상술한 제2 실시 형태의 경우와 같이, Vpp 산화막(31a)만을, Vcc 산화막(41a', 51a')보다도 두껍게 형성할 수 있다.
(제4 실시 형태)
도 4a 내지 도 4c는, 본 발명의 제4 실시 형태에 따른, 게이트 사전 형성 프로세스에 의해 형성되는 NAND 형 플래시 메모리의 제조 방법을 도시하는 것이다. 여기서는, 셀 어레이가 형성되는 셀부와 가드 링 및 더미 AA 패턴이 형성되는 Vcc 부를 동일한 구성으로 한 경우에 대해 설명한다.
우선, 예를 들면 도 4a에 도시한 바와 같이, PEP(Photo Engraving Process) 기술 및 드라이 에칭 기술을 이용하여, Si 기판(11)의 표면을 선택적으로 에칭한다. 이에 따라, Vpp 부(제1 주변 영역)에 오목부(81)를 형성하고, 그 표면의 높이를, 셀부 및 Vcc 부보다도 낮게 한다. 이 때, 상기 오목부(81)의 깊이는, 거기에 형성되는 Vpp 산화막(제1 게이트 절연막)의 두께와 거의 동일하게 된다.
계속해서, 예를 들면 도 4b에 도시한 바와 같이, 상기 Si 기판(11) 상의 Vpp 부에 형성된 상기 오목부(81) 내에, 제1 막 두께를 갖는 Vpp 산화막(31a)을 형성한다. 또한, 상기 Si 기판(11) 상의 어레이 영역(셀부) 및 Vcc 부(제2 주변 영역)에, 상기 Vpp 산화막(31a)보다도 얇은, 제2 막 두께를 갖는 Vcc 산화막(제2 게이트 절연막)(21a, 41a', 51a')을 형성한다. 그 후, 상기 Vcc 산화막(21a, 41a', 51a') 및 상기 Vpp 산화막(31a) 상에, 각각, 폴리게이트 전극재(61b) 및 스토퍼 SiN 막재(61c)를 순서대로 퇴적한다. 이에 따라, 셀부 및 Vcc 부의, 상기 Vcc 산화막(21a, 41a', 51a') 상에는, 폴리게이트 전극(제2 게이트 전극막)(21b, 41b, 51b) 및 스토퍼 SiN 막(제2 마스크 절연막)(21c, 41c, 51c)이 적층된다. 또한, Vpp 부의, 상기 Vpp 산화막(31a) 상에는, 폴리게이트 전극(제1 게이트 전극막)(31b) 및 스토퍼 SiN 막(제1 마스크 절연막)(31c)이 적층된다. 이 경우, Vpp 산화막(31a)을 오목부(81) 내에 형성함으로써, 상기 스토퍼 SiN 막(31c)의 상면의 높이를, 상기 스토퍼 SiN 막(21c, 41c, 51c)의 상면이 높이에 거의 일치시킬 수 있다.
계속해서, 예를 들면 도 4c에 도시한 바와 같이, 셀부/Vcc 부 및 Vpp 부의 양쪽 사이에 각각 대응하는, 상기 Si 기판(11)의 표면부에 소자 분리용의 홈(71)을 형성한다(STI 가공). 그리고, 매립 절연막(72)을 퇴적시키고, CMP 처리에 의한 평탄화를 행하여, STI 구조의 분리 영역(12)의 형성이 행하여진다.
이 후, 상기 셀부에 대해서는 메모리 셀의, 상기 Vpp 부에 대해서는 로우 디코더 회로(고내압계 트랜지스터부)의, 상기 Vcc 부에 대해서는 가드 링 및 더미 AA 패턴의 형성(모두 도시 생략)이 각각에 행해져, NAND 형 플래시 메모리가 실현된다.
본 실시 형태의 경우, Vpp 부의 표면의 위치가, Vpp 산화막(31a)의 막 두께의 분 만큼, 셀부보다도 내려져 있다. 이 때문에, SiN 막(31c)의 상면의 높이를, 셀부에서의 SiN 막(21c)의 상면의 높이에 일치시키는 것이 용이하게 가능해진다. 이에 따라, CMP 처리에서의 SiN 막(31c)의 막 두께의 감소를 방지할 수 있어, Vpp 산화막(31a)까지의 거리를 충분히 크게 잡는 것이 가능해진다. 따라서, CMP 처리 후의 공정에 의한 게이트 산화막(Vpp 산화막(31a))에의 손상을 방지할 수 있고, 결과적으로, CMP 처리에서의 마진을 크게 하는 것이 가능해지는 것이다.
이와 같이, STI를 위한 CMP 처리에서의 스토퍼가 되는 SiN 막의 막 두께를, 셀부와 주변 영역에서 구별하여 형성할 수 있도록 한다. 즉, Vpp 부의 SiN 막을 셀부의 SiN 막과 동일한 막 두께로 형성함으로써, 공정적으로 고내압계 트랜지스터의 SiN 막의 잔막 두께를 늘리는 것이 가능해진다. 그 결과, CMP 처리의 마진을 향상시킬 수 있는 것이다.
이 제4 실시 형태의 경우도, 상술한 제2, 제3 실시 형태의 경우와 같이, Vpp 산화막(31a) 만큼을, Vcc 산화막(41a', 51a')의 막 두께보다도 두껍게 형성할 수 있다.
당 분야의 업자라면 부가적인 장점 및 변경들이 용이하게 생성될 수 있다. 따라서, 광의의 관점에서의 본 발명은 본 명세서에 예시되고 기술된 상세한 설명 및 대표 실시예들에 한정되는 것은 아니다. 따라서, 첨부된 청구범위들 및 그 등가물들에 의해 정의된 바와 같은 일반적인 발명적 개념의 정신 또는 범위로부터 벗어나지 않고 다양한 변경들이 생성될 수 있다.
본 발명에 따르면, 종래의 기술에서 게이트 사전 형성 프로세스에 의해 막 두께가 서로 다른 복수의 게이트 산화막을 갖는 NAND 형 플래시 메모리를 실현할 때에 STI를 형성할 때의 CMP 처리에 있어서 로우 디코더 회로의 스토퍼 SiN 막이 크게 감소되고, 이에 따라 그 아래의 게이트 산화막이 손상을 받기 쉽게 되기 때문에 게이트 누설 등의 불량을 초래한다고 하는 문제를 해결할 수 있다.

Claims (20)

  1. 불휘발성 반도체 메모리 장치에 있어서,
    어레이 영역 및 상기 어레이 영역에 근접하여 형성된 주변 영역을 갖는 반도체 기판,
    상기 어레이 영역 상에, 제1 두께를 갖는 제1 게이트 절연체를 구비하여 형성된 메모리 셀,
    상기 주변 영역 상에, 상기 제1 두께보다 큰 제2 두께를 갖는 제2 게이트 절연체를 구비하여 형성된 고내압계 트랜지스터부, 및
    상기 고내압계 트랜지스터부에 근접하여 형성되고, 제3 게이트 절연체를 포함하는 더미 패턴- 상기 제3 게이트 절연체는 상기 제2 게이트 절연체의 두께와 동일한 두께를 가지며, 상기 제2 게이트 절연체의 높이와 동일한 높이를 가짐 -
    을 포함하는 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 고내압계 트랜지스터부는 로우 디코더 회로를 포함하는 불휘발성 반도체 메모리 장치.
  3. 불휘발성 반도체 메모리 장치에 있어서,
    어레이 영역 및 상기 어레이 영역에 근접하여 형성된 주변 영역을 갖는 반도체 기판,
    상기 어레이 영역 상에, 제1 두께를 갖는 제1 게이트 절연체를 구비하여 형성된 메모리 셀,
    상기 주변 영역 상에, 상기 제1 두께보다 큰 제2 두께를 갖는 제2 게이트 절연체를 구비하여 형성된 고내압계 트랜지스터부, 및
    상기 메모리 셀 및 상기 고내압계 트랜지스터부 사이에 형성되고, 제3 게이트 절연체를 포함하는 가드 링- 상기 제3 게이트 절연체는 상기 제2 게이트 절연체의 두께와 동일한 두께를 가지며, 상기 제2 게이트 절연체의 높이와 동일한 높이를 가짐 -
    을 포함하는 불휘발성 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 고내압계 트랜지스터부는 로우 디코더 회로를 포함하는 불휘발성 반도체 메모리 장치.
  5. 불휘발성 반도체 메모리 장치에 있어서,
    어레이 영역 및 상기 어레이 영역에 근접하여 형성된 주변 영역을 갖는 반도체 기판,
    상기 어레이 영역 상에, 제1 두께를 갖는 제1 게이트 절연체를 구비하여 형성된 메모리 셀,
    상기 주변 영역 상에, 상기 제1 두께보다 큰 제2 두께를 갖는 제2 게이트 절연체를 구비하여 형성된 고내압계 트랜지스터부,
    상기 메모리 셀 및 상기 고내압계 트랜지스터부 사이에 형성되고, 제3 게이트 절연체를 포함하는 가드 링, 및
    상기 고내압계 트랜지스터부에 근접하여 형성되고, 제4 게이트 절연체를 포함하는 더미 패턴을 포함하며,
    상기 제3 및 제4게이트 절연체 각각의 두께는 상기 제2 게이트 절연체의 두께와 동일하며, 상기 제3 및 제4게이트 절연체 각각의 높이는 상기 제2 게이트 절연체의 높이와 동일한 불휘발성 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 고내압계 트랜지스터부는 로우 디코더 회로를 포함하는 불휘발성 반도체 메모리 장치.
  7. 불휘발성 반도체 메모리 장치의 제조 방법에 있어서,
    반도체 기판 상에, 제1 막 두께를 갖는 제1 게이트 절연막, 제1 게이트 전극막 및 제1 마스크 절연막을 순서대로 퇴적하고,
    상기 제1 게이트 절연막, 상기 제1 게이트 전극막 및 상기 제1 마스크 절연막을, 어레이 영역에만 잔존시키고,
    상기 어레이 영역을 제외한, 주변 영역의 제1 영역에는, 상기 제1 게이트 절연막보다도 두꺼운 제2 막 두께를 갖는 제2 게이트 절연막을, 상기 주변 영역의 제2 영역에는, 상기 제1 게이트 절연막과 동일한 제1 막 두께를 갖는 제3 게이트 절연막을 각각 구별하여 형성하고,
    상기 제1 마스크 절연막, 상기 제2 게이트 절연막 및 상기 제3 게이트 절연막 상에, 각각, 제2 게이트 전극막 및 상기 제1 마스크 절연막보다도 두꺼운 제2 마스크 절연막을 순서대로 퇴적하고,
    상기 제1 마스크 절연막 상의, 상기 제2 마스크 절연막 및 상기 제2 게이트 전극막을 박리하고,
    상기 어레이 영역 및 상기 주변 영역의 제1, 제2 영역의 양쪽 사이에 각각 대응하는, 상기 반도체 기판의 표면부에 소자 분리용의 홈을 형성하고,
    전면에 매립 절연막을 퇴적하고,
    상기 매립 절연막의 상면을 연마하고 평탄화하는
    불휘발성 반도체 메모리 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 매립 절연막의 평탄화에는 화학적 기계 연마법(CMP)이 이용되는 불휘발성 반도체 메모리 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 제1 영역에는 고내압계 트랜지스터부를 포함하는 로우 디코더 회로가, 상기 제2 영역에는 가드 링이나 더미 패턴을 포함하는 주변 회로부가, 각각 형성되는 불휘발성 반도체 메모리 장치의 제조 방법.
  10. 불휘발성 반도체 메모리 장치의 제조 방법에 있어서,
    반도체 기판 상에, 제1 막 두께를 갖는 제1 게이트 절연막, 제1 게이트 전극막 및 제1 마스크 절연막을 순서대로 퇴적하고,
    상기 제1 게이트 절연막, 상기 제1 게이트 전극막 및 상기 제1 마스크 절연막을, 어레이 영역 및 제1 주변 영역에만 잔존시키고,
    상기 어레이 영역 및 상기 제1 주변 영역을 제외한, 제2 주변 영역에, 상기 제1 게이트 절연막보다도 두꺼운 제2 막 두께를 갖는 제2 게이트 절연막을 형성하고,
    상기 제1 마스크 절연막 및 상기 제2 게이트 절연막 상에, 각각, 상기 제1 게이트 전극막보다도 얇은 제2 게이트 전극막 및 제2 마스크 절연막을 순서대로 퇴적하고,
    상기 제1 마스크 절연막 상의, 상기 제2 마스크 절연막 및 상기 제2 게이트 전극막을 박리하고,
    상기 어레이 영역 및 상기 제1, 제2 주변 영역의 양쪽 사이에 대응하는, 상기 반도체 기판의 표면부에 소자 분리용의 홈을 형성하고,
    전면에 매립 절연막을 퇴적하고,
    상기 매립 절연막의 상면을 연마하고 평탄화하는
    불휘발성 반도체 메모리 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 매립 절연막의 평탄화에는 화학적 기계 연마법(CMP)이 이용되는 불휘발성 반도체 메모리 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 제2 마스크 절연막은, 상기 제1 마스크 절연막과 거의 동일한 높이를 갖고 형성되는 불휘발성 반도체 메모리 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 제2 주변 영역에는, 고내압계 트랜지스터부를 포함하는 로우 디코더 회로가 형성되는 불휘발성 반도체 메모리 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 제1 주변 영역에는, 가드 링이나 더미 패턴을 포함하는 주변 회로부가 형성되는 불휘발성 반도체 메모리 장치의 제조 방법.
  15. 불휘발성 반도체 메모리 장치의 제조 방법에 있어서,
    반도체 기판 상의 제1 주변 영역에 대하여 미리 오목부를 형성하고,
    상기 오목부 내에, 제1 막 두께를 갖는 제1 게이트 절연막을 형성하고,
    상기 반도체 기판 상의 어레이 영역 및 제2 주변 영역에, 상기 제1 게이트 절연막보다도 얇은 제2 막 두께를 갖는 제2 게이트 절연막을 형성하고,
    상기 제1, 제2 게이트 절연막 상에, 각각, 제1, 제2 게이트 전극막 및 제1, 제2 마스터 절연막을 순서대로 퇴적하고,
    상기 어레이 영역 및 상기 제1, 제2 주변 영역의 양쪽 사이에 각각 대응하는, 상기 반도체 기판의 표면부에 소자 분리용의 홈을 형성하고,
    전면에 매립 절연막을 퇴적하고,
    상기 매립 절연막의 상면을 연마하고 평탄화하는
    불휘발성 반도체 메모리 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 오목부의 깊이는 상기 제1 게이트 절연막의 막 두께에 실질적으로 일치하는 불휘발성 반도체 메모리 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 제1, 제2 게이트 전극막 및 상기 제1, 제2 마스크 절연막은, 각각, 실질적으로 동일한 막 두께를 갖고 형성되는 불휘발성 반도체 메모리 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 제1 주변 영역에는 고내압계 트랜지스터부를 포함하는 로우 디코더 회 로가 구성되는 불휘발성 반도체 메모리 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 제2 주변 영역에는 가드 링이나 더미 패턴을 포함하는 주변 회로부가 형성되는 불휘발성 반도체 메모리 장치의 제조 방법.
  20. 제15항에 있어서,
    상기 매립 절연막의 평탄화에는 화학적 기계 연마법(CMP)이 이용되는 불휘발성 반도체 메모리 장치의 제조 방법.
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