JP2001060674A - 不揮発性メモリトランジスタを含む半導体装置 - Google Patents

不揮発性メモリトランジスタを含む半導体装置

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semiconductor device
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Tomoyuki Furuhata
智之 古畑
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Abstract

(57)【要約】 【課題】 より低い電圧で動作可能なスプリットゲート
構造を有する不揮発性メモリトランジスタを含む半導体
装置を提供する。 【解決手段】 半導体装置は、メモリ領域４０００を有
するＰ型のシリコン基板１０と、メモリ領域４０００中
に位置するＮ型の第１ウェル１１と、第１ウェル１１中
に位置するＰ型の第２ウェル１２と、を備え、スプリッ
トゲート構造を有する不揮発性メモリトランジスタのソ
ース１６およびドレイン１４は、第２ウェル１２中に位
置している。シリコン基板１０と第２ウェル１２とは、
第１ウェル１１によって分離されている。よって、第２
ウェル１２の電位をシリコン基板１０の電位とは別に独
立して設定することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリトラ
ンジスタを含む半導体装置、特に、スプリットゲート構
造を有する不揮発性メモリトランジスタを含む半導体装
置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】不揮発
性メモリトランジスタには様々な種類があり、その一つ
として電気的に書き込み及び消去ができる種類のものが
ある。そして、この種類も多様であり、その一つとし
て、例えば、Ｐ型の半導体基板と、半導体基板中に位置
しているＰ型のウェルと、ウェル中に位置しているＮ型
の一対のソース／ドレインと、ウェル上に薄い絶縁膜を
介して位置しているスプリットゲート構造のゲートと、
を備えたものがある。
【０００３】上記構造の不揮発性メモリトランジスタに
おいて、半導体基板は通常、アースされているので、ウ
ェルの電位もアース電位である。よって、書き込み及び
消去動作には一極性（例えば正極性）の高電圧を使用し
なければならない。
【０００４】本発明の目的は、より低い電圧で動作可能
な、スプリットゲート構造を有する不揮発性メモリトラ
ンジスタを含む半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、スプリットゲ
ート構造を有する不揮発性メモリトランジスタを含む半
導体装置であって、本発明に係る半導体装置は、メモリ
領域を有する、第１導電型の半導体基板と、メモリ領域
中に位置する第２導電型の第１ウェルと、第１ウェル中
に位置する第１導電型の第２ウェルと、を備え、不揮発
性メモリトランジスタの一対のソース／ドレインは、第
２ウェル中に位置している。
【０００６】上記構造をした本発明に係る半導体装置の
作用効果を以下説明する。本発明に係る半導体装置にお
いて、第１導電型の半導体基板と第１導電型の第２ウェ
ルとは、第２導電型の第１ウェルによって分離されてい
る。よって、第２ウェルの電位を半導体基板の電位とは
別に独立に設定にすることができる。例えば、半導体基
板の電位がアース電位であっても、第２ウェルをマイナ
ス電位（またはプラス電位）にすることができる。第２
ウェルの電位がマイナス電位（またはプラス電位）なの
で、コントロールゲートやソース／ドレインの電位が低
いプラス電圧（またはマイナス電位）であっても、不揮
発性メモリトランジスタを動作させるのに十分な電位差
を得ることができる。
【０００７】本発明に係る半導体装置において、プラス
電圧とマイナス電圧を用いて不揮発性メモリトランジス
タの動作をさせるのが好ましい。これは、コントロール
ゲートやソース／ドレインにプラス電圧を印加して不揮
発性メモリトランジスタの動作をさせる場合、第２ウェ
ルにマイナス電圧を印加することを意味する。また、コ
ントロールゲートやソース／ドレインにマイナス電圧を
印加して不揮発性メモリトランジスタの動作をさせる場
合、第２ウェルにプラス電圧を印加することを意味す
る。
【０００８】このように、プラス電圧とマイナス電圧を
用いて不揮発性メモリトランジスタの動作をさせる場
合、使用電圧が低いプラス電圧と絶対値が低いマイナス
電圧との組み合わせであっても、不揮発性メモリトラン
ジスタを動作させるのに十分な電位差を得ることができ
る。
【０００９】本発明に係る半導体装置において、不揮発
性メモリトランジスタの動作とは不揮発性メモリトラン
ジスタへのデータの書き込みおよび／または消去であ
る。不揮発性メモリトランジスタへのデータの書き込み
および／または消去には、通常、比較的大きな電位差を
必要とするからである。
【００１０】本発明に係る半導体装置において、半導体
基板はｐ型であり、第１ウェルはｎ型であり、第２ウェ
ルはｐ型であり、一対のソース／ドレインのそれぞれは
ｎ型である、のが好ましい。
【００１１】本発明に係る半導体装置において、不揮発
性メモリトランジスタへのデータの書き込みは、コント
ロールゲートに他極性電圧、一方のソース／ドレインに
一極性電圧、他方のソース／ドレインに他極性電圧、第
２ウェルに他極性電圧、第１ウェルに一極性電圧がそれ
ぞれ印加されることにより行われ、不揮発性メモリトラ
ンジスタへのデータの消去は、コントロールゲートに一
極性電圧、一方のソース／ドレインに他極性電圧、他方
のソース／ドレインに他極性電圧、第２ウェルに他極性
電圧、第１ウェルに一極性電圧がそれぞれ印加されるこ
とにより行われる、のが好ましい。
【００１２】ここで、一極性とは、他極性と異なる極性
という意味である。また、他極性とは、一極性と異なる
極性という意味である。よって、例えば、一極性がプラ
スの場合、他極性はマイナスという意味であり、また、
一極性がマイナスの場合、他極性はプラスという意味で
ある。
【００１３】好ましい具体的数値は以下のとおりであ
る。
【００１４】不揮発性メモリトランジスタへのデータの
書き込みは、コントロールゲートにマイナス３Ｖ電圧〜
マイナス４Ｖ電圧、一方のソース／ドレインにプラス３
Ｖ電圧〜プラス４Ｖ電圧、他方のソース／ドレインにマ
イナス５Ｖ電圧〜マイナス６Ｖ電圧、第２ウェルにマイ
ナス５Ｖ電圧〜マイナス６Ｖ電圧、第１ウェルにプラス
０．９Ｖ電圧〜プラス３.３Ｖ電圧がそれぞれ印加され
ることにより行われ、不揮発性メモリトランジスタへの
データの消去は、コントロールゲートにプラス６Ｖ電圧
〜プラス７Ｖ電圧、一方のソース／ドレインにマイナス
５Ｖ電圧〜マイナス６Ｖ電圧、他方のソース／ドレイン
にマイナス５Ｖ電圧〜マイナス６Ｖ電圧、第２ウェルに
マイナス５Ｖ電圧〜マイナス６Ｖ電圧、第１ウェルにプ
ラス０．９Ｖ電圧〜プラス３.３Ｖ電圧がそれぞれ印加
されることにより行われる。
【００１５】本発明に係る半導体装置において、不揮発
性メモリトランジスタへのデータの書き込みは、チャネ
ルホットエレクトロン（Ｃhannel Ｈot Ｅlectron）に
より行われ、不揮発性メモリトランジスタへのデータの
消去は、ファウラノルドハイムトンネル（Ｆowler Ｎor
dheim Ｔunnel）により行われる、のが好ましい。
【００１６】本発明に係る半導体装置において、ソース
／ドレインの不純物濃度は、１〜８×１０20ｃｍ-3であ
り、第２ウェルの表面不純物濃度は、０．５〜５×１０
16ｃｍ-3であり、第２ウェルのピーク不純物濃度は、１
〜４×１０17ｃｍ-3である、のが好ましい。ソース／ド
レインおよび第２ウェルの不純物濃度をこのように比較
的高濃度にするとソース／ドレインと第２ウェルとの接
合耐圧が低下する。しかし、上記のように、本発明に係
る半導体装置によれば、より低い電圧で不揮発性メモリ
トランジスタを動作させることができるので、ソース／
ドレインと第２ウェルとの接合耐圧を低くしても、不揮
発性メモリトランジスタを動作させることができる。
【００１７】ここで、第２ウェルの表面不純物濃度と
は、第２ウェルの表面層の不純物濃度という意味であ
る。第２ウェルのピーク不純物濃度とは、第２ウェル中
の不純物濃度がピークとなる層における不純物濃度とい
う意味である。
【００１８】なお、本発明において、第１、第２ウェル
はレトログレードウェル（ｒｅｔｒｏ ｇｒａｄｅ ｗ
ｅｌｌ）が好ましい。レトログレードウェルとは、不純
物濃度のピークがウェルの深い位置にあり、深さ方向に
沿って不純物濃度が高くなる構造をしたウェルである。
【００１９】なお、本発明に係る半導体装置によれば、
より低い電圧で不揮発性メモリトランジスタを動作させ
ることができるので、複雑の構成の昇圧回路でなくても
本発明に係る半導体装置の昇圧回路にすることができ
る。
【００２０】本発明に係る半導体装置において、不揮発
性メモリトランジスタは、第１のゲート絶縁層と、第２
のゲート絶縁層と、フローティングゲートと、コントロ
ールゲートと、トンネル絶縁層として機能する中間絶縁
層と、を備え、第１のゲート絶縁層と第２のゲート絶縁
層は、第２ウェル上であって、かつ一方のソース／ドレ
インと他方のソース／ドレインとの間に位置し、フロー
ティングゲートは第１のゲート絶縁層上に位置し、中間
絶縁層はフローティングゲート上に位置しコントロール
ゲートは第２のゲート絶縁層上に位置し、かつ中間絶縁
層を介してフローティングゲートに乗り上げている、の
が好ましい。
【００２１】本発明に係る半導体装置において、半導体
基板は、異なる電圧レベルで動作される電界効果型トラ
ンジスタを含む第１、第２および第３のトランジスタ領
域を含み、第１のトランジスタ領域は、第１の電圧レベ
ルで動作される第１の電圧型トランジスタを含み、第２
のトランジスタ領域は、第２の電圧レベルで動作される
第２の電圧型トランジスタを含み、第３のトランジスタ
領域は、第３の電圧レベルで動作される第３の電圧型ト
ランジスタを含み、第２の電圧型トランジスタは、その
ゲート絶縁層が、少なくとも２層の絶縁層からなり、か
つ、第１の電圧型トランジスタのゲート絶縁層と同じ工
程で形成された絶縁層を含む、のが好ましい。
【００２２】これによれば、少なくとも第１〜第３の３
つの異なる電圧レベルで動作される第１〜第３の電圧型
トランジスタを有するので、これらの電圧レベルで動作
可能なロジックを搭載できる。そして、これらの電圧型
トランジスタによって、不揮発性メモリトランジスタの
動作に必要なロジックはもちろんのこと、他の回路領域
も混載できる。
【００２３】また、第２の電圧型トランジスタのゲート
絶縁層は、少なくとも２層の絶縁層からなり、そのうち
の１層は、第１の電圧型トランジスタのゲート絶縁層と
同じ工程で形成されるので、工程数を少なくできる。
【００２４】本発明に係る半導体装置において、第３の
電圧型トランジスタは、そのゲート絶縁層が、少なくと
も３層の絶縁層からなり、かつ、第１の電圧型トランジ
スタのゲート絶縁層と同じ工程で形成された絶縁層を含
むことが好ましい。これにより、第２および第３の電圧
型トランジスタの各ゲート絶縁層は、第１の電圧型トラ
ンジスタのゲート絶縁層と同じ工程で形成されるので、
さらに工程数を少なくできる。
【００２５】本発明に係る半導体装置において、不揮発
性メモリトランジスタの中間絶縁層は、少なくとも３層
の絶縁層からなり、フローティングゲートおよびコント
ロールゲートにそれぞれ接する第１および第２の最外層
は熱酸化法によって形成された絶縁層からなることが好
ましい。これらの最外層がフローティングゲートおよび
コントロールゲートに接することにより、それぞれの界
面準位が安定となる。その結果、ＦＮ伝導（Ｆｏｗｌｅ
ｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）による電
荷の移動が安定して行われ、不揮発性メモリトランジス
タの動作が安定する。そして、中間絶縁層のコントロー
ルゲートに接する最外層は、第１の電圧型トランジスタ
のゲート絶縁層と同一工程で形成されることが好まし
い。これにより、工程数をさらに少なくできる。
【００２６】本発明に係る半導体装置において、中間絶
縁層は、第１および第２の最外層の間に、ＣＶＤ(Chemi
cal Vapor Deposition)法によって形成された酸化シリ
コン層を有することが好ましい。このような酸化シリコ
ン層を有することにより、フローティングゲートとコン
トロールゲートとの間の耐圧を高め、メモリセルの書き
込みおよび読み出しの動作時の誤動作、すなわちライト
ディスターブおよびリードディスターブを防止できる。
【００２７】ＣＶＤ法で形成される酸化シリコン層は、
膜質の特性（緻密さ、酸素イオンの透過耐性など）を考
慮すると、たとえば、モノシランやテトラエトキシシラ
ンなどを用いたＨＴＯ（High Temperature Oxide）
法、または酸化剤としてオゾンを用いたＴＥＯＳ（Tetr
aethyl Orthosilicate）法やプラズマＴＥＯＳ法など
によって形成されることが好ましい。
【００２８】第３の電圧型トランジスタは、そのゲート
絶縁層が不揮発性メモリトランジスタの中間絶縁層と同
一の工程で形成され、少なくとも三層の絶縁層からなる
ことが好ましい。これにより、工程数の低減をさらに達
成できる。
【００２９】各電圧型トランジスタのゲート絶縁層の膜
厚は、該電圧型トランジスタの耐圧などを考慮すると、
以下の範囲であることが好ましい。
【００３０】第１の電圧型トランジスタは、そのゲート
絶縁層の膜厚が３〜１３ｎｍであることが好ましい。
【００３１】第２の電圧型トランジスタは、そのゲート
絶縁層の膜厚が４〜１５ｎｍであることが好ましい。
【００３２】第３の電圧型トランジスタは、そのゲート
絶縁層の膜厚が１６〜４５ｎｍであることが好ましい。
【００３３】また、不揮発性メモリトランジスタの中間
絶縁層の膜厚は、トンネル絶縁層の特性などを考慮する
と、１６〜４５ｎｍであることが好ましい。さらに、不
揮発性メモリトランジスタは、その中間絶縁層を構成す
る第１の最外層の膜厚が５〜１５ｎｍであり、第２の最
外層の膜厚が１〜１０ｎｍであることが望ましい。そし
て、中間絶縁層が第１および第２の最外層の間に形成さ
れた酸化シリコン層を含む場合、第１の最外層の膜厚が
５〜１５ｎｍであり、第２の最外層の膜厚が１〜１０ｎ
ｍであり、酸化シリコン層の膜厚が１０〜２０ｎｍであ
るのが好ましい。
【００３４】本発明に係る半導体装置において、フロー
ティングゲートの上面に、選択酸化法によって形成され
た選択酸化絶縁層が設けられることが好ましい。この選
択酸化絶縁層が形成されることにより、フローティング
ゲートの上縁部が鋭角になり、この領域で電界集中が生
じやすくなり、電荷の移動がこの上縁部を介して行われ
る。
【００３５】各上記電圧型トランジスタを動作するため
の電圧レベルは、以下の範囲であることが好ましい。
【００３６】第１の電圧型トランジスタを動作する第１
の電圧レベルは、絶対値で１．８〜３．３Ｖであり、第
２の電圧型トランジスタを動作する第２の電圧レベル
は、絶対値で２．５〜５Ｖであり、第３の電圧型トラン
ジスタを動作する第３の電圧レベルは、絶対値で１０〜
１５Ｖであることが好ましい。
【００３７】本発明に係る半導体装置において、少なく
ともフラッシュメモリ（フラッシュＥＥＰＲＯＭ）を有
し、フラッシュメモリは不揮発性メモリトランジスタの
メモリセルアレイと周辺回路を含んで形成される。ま
た、この半導体装置は、さらに、ロジックなどの他の回
路領域を混載することができる。
【００３８】他の回路領域としては、例えばセルベース
回路、ＲＯＭ，ＲＡＭなどのメモリ回路、ＲＩＳＣ（Ｒ
ｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏ
ｍｐｕ−ｔｅｒ）、ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ
Ｐｒｏｐｅｒｔｙ）マクロ、アナログ回路などをあげる
ことができる。
【００３９】第１の電圧型トランジスタは、Ｙゲート、
センスアンプ、入出力バッファ、Ｘアドレスデコーダ、
Ｙアドレスデコーダ、アドレスバッファおよびコントロ
ール回路から選択される少なくとも１つの回路に含まれ
ることができる。
【００４０】第２の電圧型トランジスタは、Ｙゲート、
センスアンプ、入出力バッファ、Ｘアドレスデコーダ、
Ｙアドレスデコーダおよびインターフェイス回路から選
択される少なくとも１つの回路に含まれることができ
る。
【００４１】第３の電圧型トランジスタは、書き込み電
圧発生回路、消去電圧発生回路および昇圧回路から選択
される少なくとも１つの回路に含まれることができる。
【００４２】
【発明の実施の形態】｛デバイスの構造｝図１は、本発
明に係る不揮発性メモリトランジスタを含む半導体装置
の断面を模式的に示す図である。この半導体装置のシリ
コン基板１０は、メモリ領域４０００、第１のトランジ
スタ領域１０００、第２のトランジスタ領域２０００お
よび第３のトランジスタ領域３０００を含む。
【００４３】メモリ領域４０００は、スプリットゲート
構造を有する不揮発性メモリトランジスタ（以下、「メ
モリトランジスタ」という）４００を含む。第１のトラ
ンジスタ領域１０００は、第１の電圧レベルＶ１（絶対
値で１．８〜３．３Ｖ）で動作される第１の電圧型トラ
ンジスタ１００を含む。第２のトランジスタ領域２００
０は、第２の電圧レベルＶ２（絶対値で２．５〜５Ｖ）
で動作する第２の電圧型トランジスタ２００を含む。第
３のトランジスタ領域３０００は、第３の電圧レベルＶ
３（絶対値で１０〜１５Ｖ）で動作される第３の電圧型
トランジスタ３００を含む。第１の電圧型トランジスタ
１００、第２の電圧型トランジスタ２００および第３の
電圧型トランジスタ３００が用いられる回路の具体例に
ついては、後に述べる。
【００４４】メモリ領域４０００において、Ｐ型のシリ
コン基板１０内にＮ型の第１ウェル１１が形成されてい
る。第１ウェル１１内にＰ型の第２ウェル１２が形成さ
れている。そして、第２ウェル１２内にメモリトランジ
スタ４００が形成されている。シリコン基板１０と第２
ウェル１２とは第１ウェル１１によって分離されてい
る。
【００４５】第１の電圧型トランジスタ１００、第２の
電圧型トランジスタ２００および第３の電圧型トランジ
スタ３００は、それぞれ、Ｐ型のシリコン基板１０内に
形成された第１のウェル１２内に形成されている。
【００４６】そして、メモリ領域４０００、第１〜第３
のトランジスタ領域１０００，２０００および３０００
は、それぞれフィールド絶縁層１８によって分離されて
いる。また、各領域１０００〜４０００内において、各
トランジスタは所定のパターンで形成されたフィールド
絶縁層（図示せず）によって分離されている。なお、図
示の例では第１〜第３の電圧型トランジスタ１００，２
００および３００は第２のウェル１２内に形成されてい
るが、ウェルを必要としない場合には基板に形成されて
いてもよい。例えば、Ｎチャネル型の第３の電圧型トラ
ンジスタは、ウェル内ではなく基板に形成されていても
よい。
【００４７】第１〜第３のトランジスタ領域１０００，
２０００，３０００およびメモリ領域４０００において
は、それぞれＮチャネル型およびＰチャネル型のトラン
ジスタを含むことができるが、図１においては説明を容
易にするために、いずれか一方の導電型のトランジスタ
のみを図示している。
【００４８】メモリトランジスタ４００は、第２ウェル
１２内に形成されたＮ+型不純物拡散層からなるソース
１６およびドレイン１４と、第２ウェル１２の表面に形
成されたゲート絶縁層２６とを有する。このゲート絶縁
層２６上には、フローティングゲート４０と、中間絶縁
層５０と、コントロールゲート３６とが順次形成されて
いる。
【００４９】さらに、フローティングゲート４０の上に
は、選択酸化絶縁層４２が形成されている。この選択酸
化絶縁層４２は、後に詳述するように、フローティング
ゲートとなるポリシリコン層の一部に選択酸化によって
形成され、中央から端部へ向けてその膜厚が薄くなる構
造を有する。その結果、フローティングゲート４０の上
縁部は鋭角に形成され、この上縁部で電界集中が起きや
すいようになっている。
【００５０】メモリトランジスタ４００のゲート絶縁層
２６の膜厚は、メモリトランジスタ４００の耐圧などを
考慮して、好ましくは６〜９ｎｍである。
【００５１】中間絶縁層５０は、選択酸化絶縁層４２の
上面からフローティングゲート４０の側面に連続し、さ
らにシリコン基板１０の表面に沿ってソース１６の一端
にいたるように形成されている。この中間絶縁層５０
は、いわゆるトンネル絶縁層として機能する。さらに、
中間絶縁層５０は、３層の絶縁層（酸化シリコン層）か
らなり、下から順に、第１の絶縁層５０ａ、第２の絶縁
層５０ｂおよび第３の絶縁層５０ｃから構成されてい
る。そして、第１および第３の絶縁層５０ａおよび５０
ｃは、熱酸化法によって形成された酸化シリコン層から
なり、第２の絶縁層５０ｂはＣＶＤ法によって形成され
た酸化シリコン層からなる。
【００５２】中間絶縁層５０は、トンネル絶縁層として
の機能などを考慮すると、その膜厚が好ましくは１６〜
４５ｎｍである。また、第１の絶縁層５０ａの膜厚は、
好ましくは５〜１５ｎｍであり、第２の絶縁層５０ｂの
膜厚は、好ましくは１０〜２０ｎｍであり、第３の絶縁
層５０ｃの膜厚は、好ましくは１〜１０ｎｍである。
【００５３】このようにトンネル絶縁層として機能する
中間絶縁層５０は、３層構造をなし、しかもフローティ
ングゲート４０およびコントロールゲート３６に接する
第１の絶縁層（第１の最外層）５０ａおよび第３の絶縁
層（第２の最外層）５０ｃは、熱酸化膜によって形成さ
れている。このことにより、フローティングゲート４０
と第１の絶縁層５０ａとの界面準位が安定し、またコン
トロールゲート３６と第３の絶縁層５０ｃとの界面準位
が安定する。その結果、ＦＮ伝導によるフローティング
ゲート４０から中間絶縁層５０を介してコントロールゲ
ート３６への電荷の移動が安定して行われ、メモリトラ
ンジスタ４００の動作が安定する。このことは、メモリ
トランジスタ４００における、データの書き込み／消去
を繰り返すことのできる回数（サイクル寿命）の増大に
寄与する。
【００５４】また、中間絶縁層５０が、ＣＶＤ法によっ
て形成された酸化シリコン層からなる第２の絶縁層５０
ｂを有することにより、フローティングゲート４０とコ
ントロールゲート３６との間の耐圧を高め、メモリセル
への書き込みおよび読み出しの動作時の誤動作、すなわ
ちライトディスターブおよびリードディスターブを防止
できる利点がある。
【００５５】なお、第１ウェル１１内にはＮ+型コンタ
クト領域１５が形成されている。Ｎ+型コンタクト領域
１５の周囲にはフィールド絶縁層１８が形成されてい
る。Ｎ+型コンタクト領域１５を介して第１ウェル１１
に電圧が印加される。また、第２ウェル１２内にはＰ+
型コンタクト領域１３が形成されている。Ｐ+型コンタ
クト領域１３の周囲にはフィールド絶縁層１８が形成さ
れている。Ｐ+型コンタクト領域１３を介して第２ウェ
ル１２に電圧が印加される。
【００５６】第１の電圧型トランジスタ１００は、Ｐチ
ャネル型ＭＯＳトランジスタを例にとると、Ｎ型の第１
のウェル１２内に形成されたＰ+型不純物拡散層からな
るソース１６およびドレイン１４と、第１のゲート絶縁
層２０と、第１のゲート電極３０と、を有する。第１の
電圧型トランジスタ１００は、第１の電圧レベルＶ１
（絶対値で１．８〜３．３Ｖ）で駆動される。第１のゲ
ート絶縁層２０の膜厚は、第１の電圧型トランジスタ１
００の耐圧などを考慮して、好ましくは３〜１３ｎｍで
ある。
【００５７】第２の電圧型トランジスタ２００は、Ｎチ
ャネル型ＭＯＳトランジスタを例にとると、Ｐ型の第１
のウェル１２内に形成されたＮ+型不純物拡散層からな
るソース１６およびドレイン１４と、第２のゲート絶縁
層２２と、第２のゲート電極３２とを有する。第２のゲ
ート絶縁層２２は、２層の酸化シリコン層、すなわち第
１の絶縁層２２ａと、第２の絶縁層２２ｂとからなる。
ここで、第２の絶縁層２２ｂは、上述した第１の電圧型
トランジスタ１００の第１のゲート絶縁層２０と同一の
工程で形成される。
【００５８】第２の電圧型トランジスタ２００は、第２
の電圧レベルＶ２（絶対値で２．５〜５Ｖ）で駆動され
る。第２のゲート絶縁層２２は、第２の電圧型トランジ
スタ２００の耐圧などを考慮して、その膜厚が好ましく
は４〜１５ｎｍである。また、第１の絶縁層２２ａの膜
厚は、好ましくは３〜１５ｎｍであり、第２の絶縁層２
２ｂの膜厚は、好ましくは１〜１０ｎｍである。
【００５９】第３の電圧型トランジスタ３００は、Ｐチ
ャネル型ＭＯＳトランジスタを例にとると、Ｎ型の第１
のウェル１２内に形成されたＰ+型不純物拡散層からな
るソース１６およびドレイン１４と、第３のゲート絶縁
層２４と、第３のゲート電極３４とを有する。第３のゲ
ート絶縁層２４は、３層の酸化シリコン層からなり、下
から順に、第１の絶縁層２４ａ、第２の絶縁層２４ｂお
よび第３の絶縁層２４ｃからなる。これらの絶縁層２４
ａ，２４ｂおよび２４ｃは、上述したメモリトランジス
タ４００の中間絶縁層５０を構成する第１の絶縁層５０
ａ、第２の絶縁層５０ｂおよび第３の絶縁層５０ｃと同
じ工程で形成されることが望ましい。
【００６０】第３の電圧型トランジスタ３００は、第３
の電圧レベルＶ３（絶対値で１０〜１５Ｖ）で駆動され
る。第３のゲート絶縁層２４は、第３の電圧型トランジ
スタ３００の耐圧などを考慮して、その膜厚が好ましく
は１６〜４５ｎｍである。第１の絶縁層２４ａの膜厚
は、好ましくは５〜１５ｎｍ、第２の絶縁層２４ｂの膜
厚は、１０〜２０ｎｍ、および第３の絶縁層２４ｃの膜
厚は１〜１０ｎｍである。
【００６１】メモリトランジスタ４００、第１〜第３の
電圧型トランジスタ１００，２００および３００が形成
されたウエハ上には、層間絶縁層６００が形成されてい
る。この層間絶縁層６００には、ソース１６、ドレイン
１４、および各トランジスタ１００，２００，３００，
４００のゲート電極に到達するコンタクトホールが形成
され、これらのコンタクトホール内にはコンタクト導電
層が形成されている。そして、層間絶縁層６００の上に
は所定パターンの配線層８０が形成されている。なお、
図１においては、一部のコンタクト導電層および配線層
を図示している。
【００６２】この半導体装置は、少なくとも３つの異な
る電圧レベル（Ｖ１，Ｖ２，Ｖ３）で動作する第１〜第
３の電圧型トランジスタ１００，２００，３００がそれ
ぞれ形成された、第１〜第３のトランジスタ領域１００
０，２０００，３０００を有する。この半導体装置によ
れば、メモリ領域４０００のメモリトランジスタ４００
の動作が可能である。そして、この半導体装置では、フ
ラッシュ（一括消去型）ＥＥＰＲＯＭの動作のためのロ
ジックはもちろんのこと、フラッシュＥＥＰＲＯＭと、
各電圧レベルで動作可能な他の回路領域、たとえば、イ
ンターフェイス回路、ゲートアレイ回路、ＲＡＭ，ＲＯ
Ｍなどのメモリ回路、ＲＩＳＣ（Reduced Instruction
Set Computer）あるいは各種ＩＰ（Intellectual P
roperty）マクロなどの回路、あるいはその他のディジ
タル回路、アナログ回路などを、同一基板内に混載し、
システムＬＳＩを構成することができる。
【００６３】以下に、メモリトランジスタの動作方法、
本発明の半導体装置を適用したエンベデット半導体装置
および図１に示す半導体装置の製造方法について述べ
る。
【００６４】｛メモリセルの動作方法｝次に、本発明の
半導体装置を構成するメモリトランジスタ４００の動作
方法の一例について説明する。
【００６５】このスプリットゲート構造のメモリトラン
ジスタ４００を動作させる場合には、データの書き込み
時には、ソース１６とドレイン１４間にチャネル電流を
流し、電荷をフローティングゲート４０に注入し（チャ
ネルホットエレクトロン）、データの消去時には、所定
の高電圧をコントロールゲート３６に印加し、ファウラ
ノルドハイムトンネルによってフローティングゲート４
２に蓄積された電荷をコントロールゲート３６に移動さ
せる。以下に、各動作について詳述する。
【００６６】まず、書き込み動作について述べる。
【００６７】データの書き込み動作においては、ドレイ
ン１４に対してソース１６を高電位にし、コントロール
ゲート３６に低電位を印加する。これにより、ドレイン
１４付近で発生するホットエレクトロンは、フローティ
ングゲート４０に向かって加速され、ゲート絶縁層２６
を介してフローティングゲート４０に注入され、データ
の書き込みがなされる。
【００６８】この書き込み動作では、例えば、コントロ
ールゲート３６の電位（Ｖｃ）を−３〜−４Ｖ、ソース
１６の電位（Ｖｓ）を３〜４Ｖ、ドレイン１４の電位
（Ｖｄ）を−５〜−６Ｖ、第２ウェル１２の電位（Ｖｗ
ｅｌｌ2）を−５〜−６Ｖ、第１ウェル１１の電位（Ｖ
ｗｅｌｌ1）を０．９〜３.３Ｖとする。
【００６９】次に、消去動作について説明する。
【００７０】消去動作においては、ソース１６およびド
レイン１４の電位に対してコントロールゲート３６の電
位を高くする。これにより、フローティングゲート４０
内に蓄積された電荷は、フローティングゲート４０の先
鋭な上縁部からファウラノルドハイムトンネルによって
中間絶縁層５０を突き抜けてコントロールゲート３６に
放出されて、データが消去される。
【００７１】この消去動作では、例えば、コントロール
ゲート３６の電位（Ｖｃ）を６〜７Ｖとし、ソース１６
およびドレイン１４の電位ＶｓおよびＶｄを−５〜−６
Ｖとし、第２ウェル１２の電位（Ｖｗｅｌｌ2）を−５
〜−６Ｖ、第１ウェル１１の電位（Ｖｗｅｌｌ1）を
０．９〜３.３Ｖとする。
【００７２】次に読み出し動作について説明する。
【００７３】読み出し動作においては、ソース１６に対
してドレイン１４を高電位とし、コントロールゲート３
６に所定の電圧を印加することにより、チャネルの形成
の有無によって書き込まれたデータの判定がなされる。
すなわち、フローティングゲート４０に電荷が注入され
ていると、フローティングゲート４０の電位が低くなる
ため、チャネルが形成されず、ドレイン電流が流れな
い。逆に、フローティングゲート４０に電荷が注入され
ていないと、フローティングゲート４０の電位が高くな
るため、チャネルが形成されてドレイン電流が流れる。
そこで、ドレイン１４から流れる電流をセンスアンプに
よって検出することにより、メモリトランジスタ４００
のデータを読み出すことができる。
【００７４】読み出し動作においては、例えば、コント
ロールゲート３６の電位（Ｖｃ）は０．９〜３.３Ｖと
し、ソース１６の電位（Ｖｓ）を０Ｖとし、ドレイン１
４の電位（Ｖｄ）を０.９〜２Ｖとし、第２ウェル１２
の電位（Ｖｗｅｌｌ2）を０Ｖ、第１ウェル１１の電位
（Ｖｗｅｌｌ1）を０．９〜３.３Ｖとする。
【００７５】以上述べた各動作態様は一例であって、他
の動作態様を採用することもできる。
【００７６】このように、本発明に係る半導体装置にお
いて、メモリトランジスタ４００への書き込みおよび消
去にプラス電圧とマイナス電圧を使用している。これ
は、Ｐ型のシリコン基板１０とＰ型の第２ウェル１２と
がＮ型の第１ウェル１１によって分離されているので、
第２ウェル１２の電位をシリコン基板１０の電位とは別
に独立に設定することができるからである。このよう
に、メモリトランジスタ４００への書き込みおよび消去
にプラス電圧とマイナス電圧を使用できるので、書き込
み時および消去時に使用される一極性電圧が相対的に小
さくても、メモリトランジスタ４００への書き込みおよ
び消去を可能にできる。すなわち、書き込み時にソース
１６に印加される一極性電圧や消去時にコントロールゲ
ート３６に印加される一極性電圧が相対的に小さくて
も、第２ウェル１２の電位が他極性電位なので、メモリ
トランジスタ４００への書き込みおよび消去を可能にす
るのに十分な電位差を得ることができる。
【００７７】｛エンベデット半導体装置への適用例｝図
１５は、本発明の半導体装置が適用された、エンベデッ
ト半導体装置５０００のレイアウトを示す模式図であ
る。この例では、エンベデット半導体装置５０００は、
フラッシュメモリ（フラッシュＥＥＰＲＯＭ）９０と、
ＳＲＡＭメモリ９２と、ＲＩＳＣ９４と、アナログ回路
９６と、インターフェイス回路９８とがＳＯＧ（Sea O
f Gate）に混載されている。
【００７８】図１６は、フラッシュメモリの一般的な構
成を示すブロック図である。フラッシュメモリは、メモ
リトランジスタが行列状に配置されたメモリセルアレイ
１と、Ｙゲート、センスアンプ２と、入出力バッファ３
と、Ｘアドレスデコーダ４と、Ｙアドレスデコーダ５
と、アドレスバッファ６と、コントロール回路７とを含
む。
【００７９】メモリセルアレイ１は、図１に示すメモリ
領域４０００に対応し、行列状に配置された複数個のス
プリットゲート構造のメモリトランジスタ４００を有す
る。メモリセルアレイ１の行および列を選択するため
に、メモリセルアレイ１にはＸアドレスデコーダー４と
Ｙゲート２とが接続されている。Ｙゲート２には列の選
択情報を与えるＹアドレスデコーダ５が接続されてい
る。Ｘアドレスデコーダ４とＹアドレスデコーダ５に
は、それぞれ、アドレス情報が一時格納されるアドレス
バッファ６が接続されている。
【００８０】Ｙゲート２には、データの書き込み動作を
行なうための書き込み電圧発生回路（図示せず）、デー
タの読み出し動作を行なうためのセンスアンプが接続さ
れている。Ｘアドレスデコーダには、データの消去動作
を行なうための消去電圧発生回路が接続されている。書
き込み電圧発生回路およびセンスアンプ２には、それぞ
れ入出力データを一時格納する入出力バッファ３が接続
されている。アドレスバッファ６と入出力バッファ３と
には、フラッシュメモリの動作制御を行なうためのコン
トロール回路７が接続されている。コントロール回路７
は、チップイネーブル信号、アウトプットイネーブル信
号およびプログラム信号に基づいた制御を行なう。
【００８１】このようなエンベデット半導体装置５００
０においては、各回路の動作電圧に応じて各電圧レベル
のトランジスタが選択される。
【００８２】第１の電圧レベルで動作される第１の電圧
型トランジスタ１００は、たとえば、Ｙゲート、センス
アンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアド
レスデコーダ、アドレスバッファ、コントロール回路、
ＳＯＧおよびゲートアレイから選択される少なくとも１
つの回路に含まれる。
【００８３】第２の電圧レベルで動作される第２の電圧
型トランジスタ２００は、たとえば、Ｙゲート、センス
アンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアド
レスデコーダおよびインターフェイス回路から選択され
る少なくとも１つの回路に含まれる。
【００８４】さらに、第３の電圧レベルで動作される第
３の電圧型トランジスタ３００は、たとえば、書き込み
電圧発生回路、消去電圧発生回路および昇圧回路から選
択される少なくとも１つの回路に含まれる。
【００８５】図１５に示すエンベデット半導体装置５０
００はレイアウトの一例であって、本発明は各種のシス
テムＬＳＩに適用できる。
【００８６】｛デバイスの製造方法｝次に、図１に示す
半導体装置の製造例を図２〜図１４を参照しながら説明
する。
【００８７】（Ａ）まず、図２に示すように、Ｐ型のシ
リコン基板１０の表面に、選択酸化法によって所定の領
域にフィールド絶縁層１８を形成する。さらに、フィー
ルド絶縁層１８間のシリコン基板１０の表面に、膜厚１
０〜４０ｎｍの酸化膜１９を形成する。次いで、シリコ
ン基板１０上にメモリ領域４０００を露出するレジスト
（但しレジストは図示せず）を形成する。このレジスト
をマスクとして、Ｐ型のシリコン基板１０に選択的にイ
オン注入し、メモリ領域４０００におけるシリコン基板
１０内に第１ウェル１１を形成する。イオン注入の条件
は以下のとおりである。
【００８８】イオン：リン（Ｐ+） ドース量：１〜３×１０13ｃｍ-2 注入エネルギ：１．５〜３ＭｅＶ 第１ウェル１１はレトログレードウェルである。第１ウ
ェル１１の表面不純物濃度は、３〜５×１０14ｃｍ-3で
あり、ピーク不純物濃度は、１〜３×１０17ｃｍ-3であ
る。第１ウェル１１の接合深さは、１．５〜３μｍであ
る。
【００８９】（Ｂ）図３に示すように、Ｐ型のシリコン
基板１０上に第１ウェル１１を露出するレジスト（但し
レジストは図示せず）およびＰ型のシリコン基板１０上
に第２のトランジスタ領域２０００を露出するレジスト
（但しレジストは図示せず）を形成する。このレジスト
をマスクとして、Ｐ型のシリコン基板１０に選択的にイ
オン注入し、メモリ領域４０００における第１ウェル１
１内、第２のトランジスタ領域２０００におけるシリコ
ン基板１０内に、それぞれ、Ｐ型の第２ウェル１２を形
成する。イオン注入の条件は以下のとおりである。
【００９０】イオン：ボロン（Ｂ+） ドース量：１〜３×１０13ｃｍ-2 注入エネルギ：６００ｋｅＶ〜１．５ＭｅＶ Ｐ型の第２ウェル１２はレトログレードウェルである。
Ｐ型の第２ウェル１２の表面不純物濃度は、０．５〜５
×１０16ｃｍ-3であり、ピーク不純物濃度は、１〜４×
１０17ｃｍ-3である。Ｐ型の第２ウェル１２の接合深さ
は、０．８〜１．５μｍである。
【００９１】なお、Ｐ型の第２ウェル１２は一回のイオ
ン注入ではなく、複数回のイオン注入で形成してもよ
い。例えば、以下の二回のイオン注入で形成することが
できる。
【００９２】第１回 イオン：ボロン（Ｂ+） ドース量：１〜３×１０13ｃｍ-2 注入エネルギ：６００ｋｅＶ〜１．５ＭｅＶ 第２回 イオン：ボロン（Ｂ+） ドース量：１〜５×１０12ｃｍ-2 注入エネルギ：１００〜２００ｋｅＶ そして、Ｐ型のシリコン基板１０上に第１のトランジス
タ領域１０００および第３のトランジスタ領域３０００
を露出するレジスト（但しレジストは図示せず）を形成
する。このレジストをマスクとして、Ｐ型のシリコン基
板１０に選択的にイオン注入し、第１のトランジスタ領
域１０００におけるシリコン基板１０内、第３のトラン
ジスタ領域３０００におけるシリコン基板１０内に、そ
れぞれ、Ｎ型の第２ウェル１２を形成する。イオン注入
の条件は以下のとおりである。
【００９３】イオン：リン（Ｐ+） ドース量：１〜３×１０13ｃｍ-2 注入エネルギ：１〜２ＭｅＶ Ｎ型の第２ウェル１２はレトログレードウェルである。
Ｎ型の第２ウェル１２の表面不純物濃度は、０．５〜５
×１０16ｃｍ-3であり、ピーク不純物濃度は、１〜４×
１０17ｃｍ-3である。Ｎ型の第２ウェル１２の接合深さ
は、０．８〜１．５μｍである。
【００９４】なお、Ｎ型の第２ウェル１２は一回のイオ
ン注入ではなく、複数回のイオン注入で形成してもよ
い。例えば、以下の二回のイオン注入で形成することが
できる。
【００９５】第１回 イオン：リン（Ｐ+） ドース量：１〜３×１０13ｃｍ-2 注入エネルギ：１〜２ＭｅＶ 第２回 イオン：リン（Ｐ+） ドース量：１〜５×１０12ｃｍ-2 注入エネルギ：３００〜５００ｋｅＶ そして、図２に示す酸化膜１９を、公知の方法を用いて
除去する。
【００９６】さらに、シリコン基板１０の表面に、例え
ば熱酸化法によって酸化シリコン層２６Ｌを形成する。
この酸化シリコン層２６Ｌは、メモリトランジスタ４０
０のゲート絶縁層２６となる。この酸化シリコン層２６
Ｌは、ゲート耐圧などを考慮して好ましくは６〜９ｎｍ
の厚さを有する。
【００９７】（Ｃ）次いで、図４に示すように、酸化シ
リコン層２６Ｌの表面に、例えばＣＶＤ法を用いてポリ
シリコン層４０Ｌを形成する。このポリシリコン層４０
Ｌは、メモリトランジスタ４００のフローティングゲー
ト４０となる。このポリシリコン層４０Ｌは、例えば１
００〜２００ｎｍの厚さを有する。
【００９８】次いで、ポリシリコン層４０Ｌの表面に、
第１の窒化シリコン層６０Ｌを形成する。第１の窒化シ
リコン層６０Ｌは、好ましくは５０〜１５０ｎｍの膜厚
を有する。その後、レジスト層Ｒ１をマスクとして窒化
シリコン層６０Ｌの所定領域を選択的にエッチングして
除去する。第１の窒化シリコン層６０Ｌの除去される領
域は、メモリトランジスタ４００の選択酸化絶縁層４２
が形成される領域である。
【００９９】次いで、第１の窒化シリコン層６０Ｌ上に
形成されたレジスト層Ｒ１をマスクとして、ポリシリコ
ン層４０Ｌにリンやひ素を拡散してＮ型のポリシリコン
層４０Ｌを形成する。ポリシリコン層をＮ型にする他の
方法としては、ポリシリコン層を形成した後、リンやひ
素イオンを注入する方法、ポリシリコン層を形成した
後、塩化ホスホリル（ＰＯＣｌ3）を含んだキャリアガ
スを導入する方法、あるいはポリシリコン層を形成する
時に、ホスフィン（ＰＨ3）を含んだキャリアガスを導
入する方法、などがある。
【０１００】次いで、レジスト層Ｒ１を除去する。
【０１０１】（Ｄ）次いで、図５に示すように、ポリシ
リコン層４０Ｌの露出部分を選択的に酸化することによ
り、ポリシリコン層４０Ｌの所定領域の表面に選択酸化
絶縁層４２を形成する。選択酸化によって形成された選
択酸化絶縁層４２は、中央部の膜厚が最も大きく、端部
に向かって徐々に膜厚が小さくなる形状を有する。選択
酸化絶縁層４２は、最も膜厚が大きい部分で好ましくは
１００〜２００ｎｍの膜厚を有する。その後、第１の窒
化シリコン層６０Ｌを除去する。
【０１０２】（Ｅ）次いで、図６に示すように、選択酸
化絶縁層４２をマスクとしてエッチングを行ない、ポリ
シリコン層４０Ｌを選択的に除去する。
【０１０３】以上の工程で、メモリ領域４０００におい
て、ゲート絶縁層２６、フローティングゲート４０およ
び選択酸化絶縁層４２が形成される。
【０１０４】（Ｆ）次いで、図７に示すように、酸化シ
リコン層２６Ｌをウェットエッチングで除去した後、ウ
エハの表面に、熱酸化法によって１層目の酸化シリコン
層５０ａＬ（２４ａＬ）を形成する。この酸化シリコン
層５０ａＬ（２４ａＬ）は、メモリトランジスタ４００
の中間絶縁層５０を構成する第１の絶縁層５０ａ、およ
び第３の電圧型トランジスタ３００のゲート絶縁層２４
を構成する第１の絶縁層２４ａとなる。この酸化シリコ
ン層５０ａＬ（２４ａＬ）は、例えば５〜１５ｎｍの厚
さを有する。
【０１０５】酸化シリコン層を形成するための熱酸化法
としては、以下の方法を好ましく用いることができる。
【０１０６】（ａ）７００〜１０００℃でのドライ酸化
を行う方法、（ｂ）上記（ａ）のドライ酸化の後に、さ
らに、７００〜１０００℃でウェット酸化を行う方法、
および（ｃ）上記（ａ）または（ｂ）の後に、さらに、
７００〜１０００℃で窒素雰囲気中で１０〜３０分間ア
ニール処理する方法。
【０１０７】上記（ａ）のドライ酸化を用いることによ
り、フローティングゲート４０の表面の多結晶シリコン
のグレインサイズを均一化でき、さらにフローティング
ゲート４０の表面の平坦性を向上させることができる。
その結果、フローティングゲート４０の界面準位がより
安定化するとともに、電子の捕獲が低減でき、メモリト
ランジスタの書き込み／消去のサイクル寿命をより長く
することができる。
【０１０８】さらに、上記（ａ）のドライ酸化の後に、
上記（ｂ）のウェット酸化および上記（ｃ）のアニール
処理の少なくとも一方の工程を追加することにより、酸
化シリコン層５０ａＬをより緻密化して、電子捕獲の低
減など、膜質の特性を向上させることができる。
【０１０９】（Ｇ）次いで、図８に示すように、１層目
の酸化シリコン層５０ａＬ（２４ａＬ）の表面に、さら
に２層目の酸化シリコン層５０ｂＬ（２４ｂＬ）を形成
する。この酸化シリコン層５０ｂＬ（２４ｂＬ）は、Ｃ
ＶＤ法により形成される。酸化シリコン層５０ｂＬ（２
４ｂＬ）は、メモリトランジスタ４００の中間絶縁層５
０を構成する第２の絶縁層５０ｂ、および第３の電圧型
トランジスタ３００のゲート絶縁層２４を構成する第２
の絶縁層２４ｂとなる。そして、このシリコン絶縁層５
０ｂＬ（２４ｂＬ）は、例えば１０〜２０ｎｍの厚さを
有する。
【０１１０】ここで用いられるＣＶＤ法としては、得ら
れる膜の緻密さ、後工程の熱酸化での酸素イオンの透過
耐性等を考慮すると、モノシラン、テトラエトキシシラ
ンなどを用いたＨＴＯ（High Temperatu re Oxide）
法、または酸化剤としてオゾンを用いたＴＥＯＳ（Tetr
aethyl Orthosilicate）法やプラズマＴＥＯＳ法など
を好ましく用いることができる。
【０１１１】次いで、酸化シリコン層５０ｂＬ（２４ｂ
Ｌ）の表面に、第２の窒化シリコン層６２Ｌを形成す
る。この第２の窒化シリコン層６２Ｌは、好ましくは１
０〜２０ｎｍの膜厚を有する。第２の窒化シリコン層６
２Ｌを形成することにより、後の工程（Ｊ）で、第２の
窒化シリコン層６２Ｌを除去することにより、メモリト
ランジスタ４００の中間絶縁層５０および第３の電圧型
トランジスタ３００のゲート絶縁層２４の膜厚を必要以
上に厚くすることがなく、膜厚の制御が正確となる。そ
の後、７００〜１０００℃で２０〜４０分間程度アニー
ル処理を行い、各絶縁層を緻密にする。
【０１１２】（Ｈ）次いで、図９に示すように、第２の
トランジスタ領域２０００に開口部を有するレジスト層
Ｒ３を形成する。このレジスト層Ｒ３をマスクとして第
２のトランジスタ領域２０００における、第２の窒化シ
リコン層６２Ｌ、上層の酸化シリコン層５０ｂＬおよび
下層の酸化シリコン層５０ａＬをドライエッチングおよ
びウェットエッチングにより除去する。その後、レジス
ト層Ｒ３を除去する。
【０１１３】（Ｉ）次いで、図１０に示すように、ウエ
ハの表面に熱酸化、例えば７００〜９００℃でウェット
酸化することによって、３層目の酸化シリコン層２２ａ
Ｌを形成する。この酸化シリコン層２２ａＬは、第２の
電圧型トランジスタ２００のゲート絶縁層２２を構成す
る第１の絶縁層２２ａとなる。酸化シリコン層２２ａＬ
は、例えば３〜１５ｎｍの厚さを有する。
【０１１４】（Ｊ）次いで、図１１に示すように、第２
のトランジスタ領域２０００における酸化シリコン層２
２ａＬの表面に、レジスト層Ｒ４を形成する。レジスト
層Ｒ４をマスクとして、第２の窒化シリコン層６２Ｌを
ドライエッチングによって除去する。その後、レジスト
層Ｒ４を除去する。
【０１１５】（Ｋ）次いで、図１２に示すように、第１
のトランジスタ領域１０００に開口部を有するレジスト
層Ｒ５を形成する。このレジスト層Ｒ５をマスクとし
て、第１のトランジスタ領域１０００における２層の酸
化シリコン層５０ｂＬおよび５０ａＬをウェットエッチ
ングによって除去する。その後、レジスト層Ｒ５を除去
する。
【０１１６】（Ｌ）次いで、図１３に示すように、熱酸
化、例えば７００〜９００℃でウェット酸化することに
より、ウエハの表面に４層目の酸化シリコン層２０Ｌ
（５０ｃＬ，２２ｂＬ，２４ｃＬ）を形成する。この酸
化シリコン層２０Ｌは、第１の電圧型トランジスタ１０
０のゲート絶縁層２０、第２の電圧型トランジスタ２０
０のゲート絶縁層２２を構成する第２の絶縁層２２ｂ、
第３の電圧型トランジスタ３００のゲート絶縁層２４を
構成する第３の絶縁層２４ｃ、およびメモリトランジス
タ４００の中間絶縁層５０を構成する第３の絶縁層５０
ｃとなる。酸化シリコン層２０Ｌは、例えば１〜１０ｎ
ｍの厚さを有する。
【０１１７】以上の工程によって、メモリトランジスタ
４００の中間絶縁層５０、第１の電圧型トランジスタ１
００のゲート絶縁層２０、第２の電圧型トランジスタ２
００のゲート絶縁層２２および第３の電圧型トランジス
タ３００のゲート絶縁層２４を構成するための絶縁層が
形成される。
【０１１８】（Ｍ）次いで、図１４に示すように、ウエ
ハの表面に、前記（Ｃ）の工程で述べたと同様な方法に
よりポリシリコン層を形成する。あるいは公知の方法で
ポリシリコン層の代わりに、ポリサイド層を形成する。
このポリシリコン層上に所定のパターンを有するレジス
ト層を形成した後、エッチングによってパターニングを
行って、メモリトランジスタ４００、第１の電圧型トラ
ンジスタ１００、第２の電圧型トランジスタ２００およ
び第３の電圧型トランジスタ３００のそれぞれのゲート
絶縁層とゲート電極を形成する。このとき、シリコン基
板１０の露出面に、シリコン酸化層が１〜５ｎｍの膜厚
で残る状態でエッチングが行われる。
【０１１９】（Ｎ）次いで、図１に示すように、公知の
方法により、Ｎ型不純物を、第１ウェル１１の所定領
域、Ｐ型の第２ウェル１２の所定領域にドープすること
により、それぞれの領域にＮ+型コンタクト領域１５、
Ｎ+型のソース１６およびドレイン１４を形成する。ま
た、公知の方法により、Ｐ型不純物を、Ｎ型の第２ウェ
ル１２の所定領域、メモリ領域４０００の第２ウェル１
２の所定領域にドープすることにより、それぞれの領域
にＰ+型のソース１６およびドレイン１４、Ｐ+型コンタ
クト領域１３を形成する。これらの不純物拡散層の不純
物濃度は、１〜８×１０20ｃｍ-3である。
【０１２０】次いで、トランジスタ１００，２００，３
００およびメモリトランジスタ４００が形成されたウエ
ハの表面に、例えばＣＶＤ法を用いて酸化シリコン層か
らなる層間絶縁層６００を形成する。そして、層間絶縁
層６００の所定領域を選択的にエッチング除去し、ソー
ス１６、ドレイン１４、Ｐ+型コンタクト領域１３およ
びＮ+型コンタクト領域１５に到達するコンタクトホー
ルを形成する。次いで、層間絶縁層６００の上面および
コンタクトホール内に例えばスパッタリングを用いてア
ルミニウムなどからなる導電層を堆積する。この、導電
層をパターニングすることにより、不純物拡散層と電気
的に接続された金属配線層（例えばビット線、ソース
線）８０を形成する。
【０１２１】以上述べた製造方法においては、メモリ領
域４０００、第１のトランジスタ領域１０００、第２の
トランジスタ領域２０００および第３のトランジスタ領
域３０００で、それぞれメモリトランジスタ４００、第
１の電圧型トランジスタ１００、第２の電圧型トランジ
スタ２００および第３の電圧型トランジスタ３００を一
連の工程で形成することができる。この製造方法によれ
ば、スプリットゲート構造を有するメモリトランジスタ
と少なくとも異なる３つの電圧レベルで動作するトラン
ジスタを混載した半導体装置を少ない工程で製造するこ
とができる。
【０１２２】この製造方法においては、第２の電圧型ト
ランジスタ２００のゲート絶縁層２２を構成する第２の
絶縁層２２ｂは、第１の電圧型トランジスタ１００のゲ
ート絶縁層２０と同一の工程で形成される。同様に、第
３の電圧型トランジスタ３００のゲート電極層２４を構
成する第３の絶縁層２４ｃ、およびメモリトランジスタ
４００の中間絶縁層５０を構成する第３の絶縁層５０ｃ
は、第１の電圧型トランジスタ１００のゲート電極層２
０と同一の工程で形成される。また、第３の電圧型トラ
ンジスタ３００のゲート絶縁層２４を構成する第１〜第
３の絶縁層２４ａ，２４ｂ，２４ｃは、メモリトランジ
スタ４００の中間絶縁層５０を構成する第１〜第３の絶
縁層５０ａ、５０ｂ、５０ｃと、それぞれ同一の工程で
形成される。このようにゲート絶縁層および中間絶縁層
の形成工程を共通化することにより、耐圧の異なる、す
なわち膜厚の異なるゲート絶縁層を少ない工程で形成す
ることができる。
【０１２３】この製造方法においては、前記工程（Ｆ）
および（Ｇ）で、中間絶縁層（トンネル絶縁層）５０の
第１および第２の絶縁層５０ａおよび５０ｂを構成する
ための酸化シリコン層５０ａＬおよび５０ｂＬを形成し
た後、第２の窒化シリコン層６２Ｌを形成する。このこ
とにより、後工程での熱酸化もしくはその前後での洗浄
工程において、酸化シリコン層５０ａＬおよび５０ｂＬ
は窒化シリコン層６２Ｌで覆われて保護されているの
で、熱酸化工程および洗浄工程の酸化シリコン層への影
響を抑制できる。その結果、膜特性に優れたトンネル絶
縁層を得ることができ、信頼性の高いメモリ特性を実現
できる。
【０１２４】さらに、酸化シリコン層５０ａＬおよび５
０ｂＬの上に第２の窒化シリコン層６２Ｌを形成した状
態で、熱処理（酸化処理での熱処理も含む）を行うこと
により、酸化シリコン層の緻密化ならびに酸化シリコン
層の膜質の向上がなされる。その結果、メモリ特性、特
にデータの書き込み，消去の回数（サイクル寿命）を増
すことができる。
【０１２５】なお、本実施の形態において、メモリ領域
４０００にメモリトランジスタ以外のトランジスタを形
成することもできる。メモリ領域４０００には、第１ウ
ェル１１が形成されている。このため、このトランジス
タが形成されている第２ウェル１２の電位を、シリコン
基板１０の電位とは別に独立に設定することができる。
したがって、ソース、ドレインに印加する電位の絶対値
を低減することができる。よって、各接合耐圧の設計値
を低減することができるので、素子の設計が容易とな
る。これは、この素子を用いた回路（例えば、昇圧回
路）の設計が容易となることを意味する。
【図面の簡単な説明】
【図１】本発明に係る半導体装置を模式的に示す断面図
である。
【図２】図１に示す半導体装置の製造工程を示すウエハ
の断面図である。
【図３】図１に示す半導体装置の製造工程を示すウエハ
の断面図である。
【図４】図１に示す半導体装置の製造工程を示すウエハ
の断面図である。
【図５】図１に示す半導体装置の製造工程を示すウエハ
の断面図である。
【図６】図１に示す半導体装置の製造工程を示すウエハ
の断面図である。
【図７】図１に示す半導体装置の製造工程を示すウエハ
の断面図である。
【図８】図１に示す半導体装置の製造工程を示すウエハ
の断面図である。
【図９】図１に示す半導体装置の製造工程を示すウエハ
の断面図である。
【図１０】図１に示す半導体装置の製造工程を示すウエ
ハの断面図である。
【図１１】図１に示す半導体装置の製造工程を示すウエ
ハの断面図である。
【図１２】図１に示す半導体装置の製造工程を示すウエ
ハの断面図である。
【図１３】図１に示す半導体装置の製造工程を示すウエ
ハの断面図である。
【図１４】図１に示す半導体装置の製造工程を示すウエ
ハの断面図である。
【図１５】本発明の半導体装置を適用したエンベデット
半導体装置の一例を模式的に示す平面図である。
【図１６】図１５に示すエンベデット半導体装置のフラ
ッシュメモリのブロック図である。
【符号の説明】
１０ シリコン基板 １１ 第１ウェル １２ 第２ウェル １３ Ｐ+型コンタクト領域 １４ ドレイン １５ Ｎ+型コンタクト領域 １６ ソース １８ フィールド絶縁層 ２０，２２，２４，２６ ゲート絶縁層 ２２ａ，２２ｂ 絶縁層 ２４ａ，２４ｂ，２４ｃ 絶縁層 ３０，３２，３４ ゲート電極 ３６ コントロールゲート ４０ フローティングゲート ４２ 選択酸化絶縁層 ５０ 中間絶縁層 ５０ａ，５０ｂ，５０ｃ 絶縁層 ６０Ｌ，６２Ｌ 窒化シリコン層 ９０ フラッシュメモリ １００ 第１の電圧型トランジスタ ２００ 第２の電圧型トランジスタ ３００ 第３の電圧型トランジスタ ４００ スプリットゲート構造のメモリトランジスタ １０００ 第１のトランジスタ領域 ２０００ 第２のトランジスタ領域 ３０００ 第３のトランジスタ領域 ４０００ メモリ領域 ５０００ エンベデット半導体装置
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA05 AA25 AA33 AA63 AB03 AC06 AC20 AD03 AD12 AD41 AD61 AD62 AE02 AE03 AE08 AG02 AG03 AG12 AG21 AG22 AG40 5F083 BS00 EP03 EP26 EP35 EP55 EP57 ER09 ER18 ER22 ER29 ER30 GA05 GA15 GA16 LA03 LA04 LA05 LA06 LA07 LA10 MA06 MA19 PR07 PR12 PR14 PR36 PR43 PR44 PR46 PR53 PR54 PR56 ZA07 ZA08 ZA12 ZA14 ZA15

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 スプリット構造の不揮発性メモリトラン
    ジスタを含む半導体装置であって、 メモリ領域を有する、第１導電型の半導体基板と、 前記メモリ領域中に位置する第２導電型の第１ウェル
    と、 前記第１ウェル中に位置する第１導電型の第２ウェル
    と、 を備え、 前記不揮発性メモリトランジスタの一対のソース／ドレ
    インは、前記第２ウェル中に位置している、不揮発性メ
    モリトランジスタを含む半導体装置。
  2. 【請求項２】 請求項１において、 プラスとマイナスの電圧を用いて前記不揮発性メモリト
    ランジスタを動作させる、不揮発性メモリトランジスタ
    を含む半導体装置。
  3. 【請求項３】 請求項２において、 前記不揮発性メモリトランジスタの動作とは前記不揮発
    性メモリトランジスタへのデータの書き込みおよび／ま
    たは消去である、不揮発性メモリトランジスタを含む半
    導体装置。
  4. 【請求項４】 請求項２または３において、 前記半導体基板はｐ型であり、 前記第１ウェルはｎ型であり、 前記第２ウェルはｐ型であり、 前記一対のソース／ドレインのそれぞれはｎ型である、
    不揮発性メモリトランジスタを含む半導体装置。
  5. 【請求項５】 請求項２〜４のいすれかにおいて、 前記不揮発性メモリトランジスタへのデータの書き込み
    は、前記コントロールゲートに他極性電圧、一方の前記
    ソース／ドレインに一極性電圧、他方の前記ソース／ド
    レインに他極性電圧、前記第２ウェルに他極性電圧、前
    記第１ウェルに一極性電圧がそれぞれ印加されることに
    より行われ、 前記不揮発性メモリトランジスタへのデータの消去は、
    前記コントロールゲートに一極性電圧、一方の前記ソー
    ス／ドレインに他極性電圧、他方の前記ソース／ドレイ
    ンに他極性電圧、前記第２ウェルに他極性電圧、前記第
    １ウェルに一極性電圧がそれぞれ印加されることにより
    行われる、不揮発性メモリトランジスタを含む半導体装
    置。
  6. 【請求項６】 請求項５において、 前記不揮発性メモリトランジスタへのデータの書き込み
    は、前記コントロールゲートにマイナス３Ｖ電圧〜マイ
    ナス４Ｖ電圧、一方の前記ソース／ドレインにプラス３
    Ｖ電圧〜プラス４Ｖ電圧、他方の前記ソース／ドレイン
    にマイナス５Ｖ電圧〜マイナス６Ｖ電圧、前記第２ウェ
    ルにマイナス５Ｖ電圧〜マイナス６Ｖ電圧、前記第１ウ
    ェルにプラス０．９Ｖ電圧〜プラス３.３Ｖ電圧がそれ
    ぞれ印加されることにより行われ、 前記不揮発性メモリトランジスタへのデータの消去は、
    前記コントロールゲートにプラス６Ｖ電圧〜プラス７Ｖ
    電圧、一方の前記ソース／ドレインにマイナス５Ｖ電圧
    〜マイナス６Ｖ電圧、他方の前記ソース／ドレインにマ
    イナス５Ｖ電圧〜マイナス６Ｖ電圧、前記第２ウェルに
    マイナス５Ｖ電圧〜マイナス６Ｖ電圧、前記第１ウェル
    にプラス０．９Ｖ電圧〜プラス３.３Ｖ電圧がそれぞれ
    印加されることにより行われる、不揮発性メモリトラン
    ジスタを含む半導体装置。
  7. 【請求項７】 請求項１〜６のいずれかにおいて、 前記不揮発性メモリトランジスタへのデータの書き込み
    は、チャネルホットエレクトロン（Ｃhannel Ｈot Ｅle
    ctron）により行われ、 前記不揮発性メモリトランジスタへのデータの消去は、
    ファウラノルドハイムトンネル(Ｆowler Ｎord heim Ｔ
    unnel)により行われる、不揮発性メモリトランジスタを
    含む半導体装置。
  8. 【請求項８】 請求項１〜７のいずれかにおいて、 前記ソース／ドレインの不純物濃度は１〜８×１０20ｃ
    ｍ-3であり、 第２ウェルの表面不純物濃度は、０．５〜５×１０16ｃ
    ｍ-3であり、 第２ウェルのピーク不純物濃度は、１〜４×１０17ｃｍ
    -3である、不揮発性メモリトランジスタを含む半導体装
    置。
  9. 【請求項９】 請求項１〜８のいずれかにおいて、 前記不揮発性メモリトランジスタは、第１のゲート絶縁
    層と、第２のゲート絶縁層と、フローティングゲート
    と、コントロールゲートと、トンネル絶縁層として機能
    する中間絶縁層と、を備え、 前記第１のゲート絶縁層と前記第２のゲート絶縁層は、
    前記第２ウェル上であって、かつ一方の前記ソース／ド
    レインと他方の前記ソース／ドレインとの間に位置し、 前記フローティングゲートは前記第１のゲート絶縁層上
    に位置し、 前記中間絶縁層は前記フローティングゲート上に位置し
    前記コントロールゲートは前記第２のゲート絶縁層上に
    位置し、かつ前記中間絶縁層を介して前記フローティン
    グゲートに乗り上げている、不揮発性メモリトランジス
    タを含む半導体装置。
  10. 【請求項１０】 請求項９のいずれかにおいて、 前記半導体基板は、異なる電圧レベルで動作される電界
    効果型トランジスタを含む第１、第２および第３のトラ
    ンジスタ領域を含み、 前記第１のトランジスタ領域は、第１の電圧レベルで動
    作される第１の電圧型トランジスタを含み、 前記第２のトランジスタ領域は、第２の電圧レベルで動
    作される第２の電圧型トランジスタを含み、 前記第３のトランジスタ領域は、第３の電圧レベルで動
    作される第３の電圧型トランジスタを含み、 前記第２の電圧型トランジスタは、そのゲート絶縁層
    が、少なくとも２層の絶縁層からなり、かつ、前記第１
    の電圧型トランジスタのゲート絶縁層と同じ工程で形成
    された絶縁層を含む、不揮発性メモリトランジスタを含
    む半導体装置。
  11. 【請求項１１】 請求項１０において、 前記第３の電圧型トランジスタは、そのゲート絶縁層
    が、少なくとも３層の絶縁層からなり、かつ、前記第１
    の電圧型トランジスタのゲート絶縁層と同じ工程で形成
    された絶縁層を含む、不揮発性メモリトランジスタを含
    む半導体装置。
  12. 【請求項１２】 請求項１０において、 前記不揮発性メモリトランジスタの前記中間絶縁層は、
    少なくとも３層の絶縁層からなり、前記フローティング
    ゲートおよび前記コントロールゲートにそれぞれ接する
    第１および第２の最外層は熱酸化法によって形成された
    絶縁層からなる、不揮発性メモリトランジスタを含む半
    導体装置。
  13. 【請求項１３】 請求項１２において、 前記中間絶縁層の前記コントロールゲートに接する前記
    第２の最外層は、前記第１の電圧型トランジスタの前記
    ゲート絶縁層と同一工程で形成された、不揮発性メモリ
    トランジスタを含む半導体装置。
  14. 【請求項１４】 請求項１２または１３において、 前記中間絶縁層は、前記第１および第２の最外層の間に
    ＣＶＤ（Chemical Vapor Deposition）法によって形成
    された酸化シリコン層を有する、不揮発性メモリトラン
    ジスタを含む半導体装置。
  15. 【請求項１５】 請求項１４において、 前記酸化シリコン層は、ＨＴＯ（High Temperature O
    xide）法またはＴＥＯＳ（Tetraethyl Orthosilicat
    e）法から選択されたＣＶＤ法によって形成された、不
    揮発性メモリトランジスタを含む半導体装置。
  16. 【請求項１６】 請求項１０〜１５のいずれかにおい
    て、 前記第３の電圧型トランジスタは、そのゲート絶縁層が
    前記不揮発性メモリトランジスタの前記中間絶縁層と同
    一の工程で形成され、少なくとも３層の絶縁層からな
    る、不揮発性メモリトランジスタを含む半導体装置。
  17. 【請求項１７】 請求項１０〜１６のいずれかにおい
    て、 前記第１の電圧型トランジスタは、そのゲート絶縁層の
    膜厚が３〜１３ｎｍである、不揮発性メモリトランジス
    タを含む半導体装置。
  18. 【請求項１８】 請求項１０〜１７のいずれかにおい
    て、 前記第２の電圧型トランジスタは、そのゲート絶縁層の
    膜厚が４〜１５ｎｍである、不揮発性メモリトランジス
    タを含む半導体装置。
  19. 【請求項１９】 請求項１０〜１８のいずれかにおい
    て、 前記第３の電圧型トランジスタは、そのゲート絶縁層の
    膜厚が１６〜４５ｎｍである、不揮発性メモリトランジ
    スタを含む半導体装置。
  20. 【請求項２０】 請求項１０〜１９のいずれかにおい
    て、 前記不揮発性メモリトランジスタは、その中間絶縁層の
    膜厚が１６〜４５ｎｍである、不揮発性メモリトランジ
    スタを含む半導体装置。
  21. 【請求項２１】 請求項１２〜１５のいずれかにおい
    て、 前記不揮発性メモリトランジスタは、その中間絶縁層を
    構成する前記第１の最外層の膜厚が５〜１５ｎｍであ
    り、第２の最外層の膜厚が１〜１０ｎｍである、不揮発
    性メモリトランジスタを含む半導体装置。
  22. 【請求項２２】 請求項１４または１５において、 前記不揮発性メモリトランジスタは、その中間絶縁層を
    構成する前記第１の最外層の膜厚が５〜１５ｎｍであ
    り、第２の最外層の膜厚が１〜１０ｎｍであり、前記第
    １および第２の最外層の間に形成された前記酸化シリコ
    ン層の膜厚は１０〜２０ｎｍである、不揮発性メモリト
    ランジスタを含む半導体装置。
  23. 【請求項２３】 請求項１〜２２のいずれかにおいて、 前記フローティングゲートの上面に、選択酸化によって
    形成された選択酸化絶縁層が設けられた、不揮発性半導
    体記憶装置。
  24. 【請求項２４】 請求項１０〜２３のいずれかにおい
    て、 前記第１の電圧型トランジスタを動作する第１の電圧レ
    ベルは、絶対値で１．８〜３．３Ｖであり、 前記第２の電圧型トランジスタを動作する第２の電圧レ
    ベルは、絶対値で２．５〜５Ｖであり、 前記第３の電圧型トランジスタを動作する第３の電圧レ
    ベルは、絶対値で１０〜１５Ｖである、不揮発性メモリ
    トランジスタを含む半導体装置。
  25. 【請求項２５】 請求項１０〜２４のいずれかにおい
    て、 少なくともフラッシュメモリ（フラッシュＥＥＰＲＯ
    Ｍ）を有し、 前記フラッシュメモリは不揮発性メモリトランジスタの
    メモリセルアレイと周辺回路を含んで形成される、不揮
    発性メモリトランジスタを含む半導体装置。
  26. 【請求項２６】 請求項２５において、 さらに、他の回路領域が混載された、不揮発性メモリト
    ランジスタを含む半導体装置。
  27. 【請求項２７】 請求項２６において、 前記回路領域は、少なくともロジックを含む、不揮発性
    メモリトランジスタを含む半導体装置。
  28. 【請求項２８】 請求項２５〜２７のいずれかにおい
    て、 前記第１の電圧型トランジスタは、Ｙゲート、センスア
    ンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレ
    スデコーダ、アドレスバッファおよびコントロール回路
    から選択される少なくとも１つの回路に含まれる、不揮
    発性メモリトランジスタを含む半導体装置。
  29. 【請求項２９】 請求項２５〜２７のいずれかにおい
    て、 前記第２の電圧型トランジスタは、Ｙゲート、センスア
    ンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレ
    スデコーダおよびインターフェイス回路から選択される
    少なくとも１つの回路に含まれる、不揮発性メモリトラ
    ンジスタを含む半導体装置。
  30. 【請求項３０】 請求項２５〜２７のいずれかにおい
    て、 前記第３の電圧型トランジスタは、書き込み電圧発生回
    路、消去電圧発生回路および昇圧回路から選択される少
    なくとも１つの回路に含まれる、不揮発性メモリトラン
    ジスタを含む半導体装置。
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