JP4907678B2 - 半導体装置の製造方法 - Google Patents
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Description
a)半導体素子が形成された複数のチップ領域と、
前記複数のチップ領域の外側に設けられたダイシング領域と、
前記ダイシング領域に形成された特性評価用素子と、
前記ダイシング領域に形成され、前記特性評価用素子と電気的に接続されたプローブ接触用の測定パッドであって、最上層のメタル配線で形成された測定パッドとを有する半導体ウエハを準備する工程と、
b)前記半導体ウエハを前記ダイシング領域に沿ってダイシングブレードで切断することにより、前記半導体ウエハを前記複数のチップ領域に分割する工程とを有し、
前記工程a)において、前記測定パッドは、ダイシング領域の長手方向と略平行な間隙を介して区分され、かつ、絶縁層から露出する3つの露出面を含み、
前記3つの露出面は、前記最上層のメタル配線よりも下層のメタル配線によって、前記ダイシング領域内において電気的に共通接続されるように形成され、
前記工程b)において、前記ダイシングブレードのエッジ部が、前記3つの露出面を横切らないように、前記ダイシングブレードが前記半導体ウエハに対して相対的に前記長手方向に移動するし、
前記3つの露出面の中で、中央に配置された露出面は、前記ダイシングブレードの幅内に配置され、前記工程b)において除去されることを特徴とする。
図1(a)は本発明に係る半導体ウエハの一例を示す平面図であり、図1(b)はその部分拡大図である。ウエハ10は、SiやGaAs等の半導体からなる基板に、成膜、マスク形成、エッチング、マスク除去、イオン注入等の各種プロセスを繰り返し適用して、FET(電界効果トランジスタ)、バイポーラトランジスタ、抵抗、キャパシタ等の回路要素、これらの回路要素を電気接続する配線、および配線間を絶縁する電気絶縁層などを形成したものである。一枚のウエハ10には、多数の半導体素子が集積された矩形状のチップ領域11がマトリクス状に配置されており、各チップ領域11の外側周辺には切断用のダイシング領域12が設けられる。
領域A (−D/2+σ<x<D/2−σ)
領域B1 (−D/2−σ<x<−D/2+σ)
領域B2 (D/2−σ<x<D/2+σ)
領域C1 (x<−D/2−σ)
領域C2 (D/2+σ<x)
図4は、測定パッドの他の配置例を示す平面図である。測定パッド30は、単層または複数層のメタル配線で形成可能であって、左の測定パッド30はメタル配線31b,31cからなる2つのプローブ接触面を有し、これらは領域A,C1,C2のいずれかに配置され、領域B1,B2にはメタル配線を配置していない。
図5はメタル配線の他の配置例を示す平面図であり、図5(a)は好ましい配置、図5(b)は不適切な配置を示す。測定パッド30およびメタル配線25は、単層または複数層のメタル配線で形成可能であって、FET等の特性評価用素子20に電気接続されている。
図6はメタル配線の他の配置例を示す平面図であり、図6(a)は好ましい配置、図6(b)は不適切な配置を示す。測定パッド30およびメタル配線25は、FET等の特性評価用素子20に電気接続されている。
図7はメタル配線の他の配置例を示す平面図であり、図7(a)は好ましい配置、図7(b)は不適切な配置を示す。測定パッド30およびメタル配線25は、FET等の特性評価用素子20に電気接続されている。
図8(a)(b)は、メタル配線の他の配置例を示す平面図である。測定パッド30およびメタル配線25,26は、単層または複数層のメタル配線で形成可能であって、FET等の特性評価用素子20に電気接続されている。
図9(a)はメタル配線の他の配置例を示す平面図であり、図9(b)(c)はその断面図である。ダイシング領域12の交差点において、X方向ダイシング領域に関する領域A,B1,B2,C1,C2と、Y方向ダイシング領域に関する領域A,B1,B2,C1,C2とが交差し、特に領域Aの重複領域はダイシングによって必ず切除されることになる。
図10は、測定パッドの他の配置例を示す平面図である。測定パッド30は、単層または複数層のメタル配線で形成可能であって、メタル配線31a,31b,31cからなる3つのプローブ接触面を有し、これらは領域A,C1,C2のいずれかに配置され、領域B1,B2にはメタル配線を配置していない。
20 特性評価用素子、 25,26,27,31a,31b,31c,32a,32b,32c,33 メタル配線、 28 配線、 30 測定パッド、
36,37 スルー導体、 40 パッシベーション膜。
Claims (5)
- a)半導体素子が形成された複数のチップ領域と、
前記複数のチップ領域の外側に設けられたダイシング領域と、
前記ダイシング領域に形成された特性評価用素子と、
前記ダイシング領域に形成され、前記特性評価用素子と電気的に接続されたプローブ接触用の測定パッドであって、最上層のメタル配線で形成された測定パッドとを有する半導体ウエハを準備する工程と、
b)前記半導体ウエハを前記ダイシング領域に沿ってダイシングブレードで切断することにより、前記半導体ウエハを前記複数のチップ領域に分割する工程とを有し、
前記工程a)において、前記測定パッドは、ダイシング領域の長手方向と略平行な間隙を介して区分され、かつ、絶縁層から露出する3つの露出面を含み、
前記3つの露出面は、前記最上層のメタル配線よりも下層のメタル配線によって、前記ダイシング領域内において電気的に共通接続されるように形成され、
前記工程b)において、前記ダイシングブレードのエッジ部が、前記3つの露出面を横切らないように、前記ダイシングブレードが前記半導体ウエハに対して相対的に前記長手方向に移動し、
前記3つの露出面の中で、中央に配置された露出面は、前記ダイシングブレードの幅内に配置され、前記工程b)において除去されることを特徴とする、半導体装置の製造方法。 - 前記3つの露出面の中で、両端部に配置された露出面は、前記ダイシングブレードの前記エッジ部の外側に配置され、前記工程b)において除去されないことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記工程a)と前記工程b)の間に、更に前記測定パッドの露出面にプローブを接触させて、前記特性評価用素子を検査する工程c)を有することを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記工程c)において、前記プローブは、前記3つの露出面の何れか1つに接触することを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記複数のチップ領域の各々は、その表面に形成された電極を有し、
前記工程b)の後に、更に、前記分割されたチップ領域の前記電極にワイヤを接続するワイヤボンデイング工程d)を有することを特徴とする請求項4に記載の半導体装置の製造方法。
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