JP2002093750A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2002093750A JP2002093750A JP2000278736A JP2000278736A JP2002093750A JP 2002093750 A JP2002093750 A JP 2002093750A JP 2000278736 A JP2000278736 A JP 2000278736A JP 2000278736 A JP2000278736 A JP 2000278736A JP 2002093750 A JP2002093750 A JP 2002093750A
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- JP
- Japan
- Prior art keywords
- chips
- wafer
- marks
- patterns
- dicing
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- Pending
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 ウェハの有効利用を損なうことなく且つコス
ト増なく、切り屑による接触不良を回避できること。 【解決手段】 ウェハ上に設けられているダイシング領
域の両側に沿って、ウェハ製造に必要なマーク又はパタ
ーンが配置されている。これらマーク又はパターンの配
置ラインの外側にチップ本体の内部端子３が配置されて
いる。従って、２列に配置されているマーク又はパター
ンの中央部にあるダイシング領域をブレードで一度に切
断して、複数のチップに分割するため、金属層を含むマ
ーク又はパターンの切り屑がでない。これにより、コス
ト増なく、切り屑による接触不良を回避できること。マ
ーク又はパターンは切断時のクラック等を見込んだ領域
に配置されるため、ウェハの有効利用を損なうことはな
い。
ト増なく、切り屑による接触不良を回避できること。 【解決手段】 ウェハ上に設けられているダイシング領
域の両側に沿って、ウェハ製造に必要なマーク又はパタ
ーンが配置されている。これらマーク又はパターンの配
置ラインの外側にチップ本体の内部端子３が配置されて
いる。従って、２列に配置されているマーク又はパター
ンの中央部にあるダイシング領域をブレードで一度に切
断して、複数のチップに分割するため、金属層を含むマ
ーク又はパターンの切り屑がでない。これにより、コス
ト増なく、切り屑による接触不良を回避できること。マ
ーク又はパターンは切断時のクラック等を見込んだ領域
に配置されるため、ウェハの有効利用を損なうことはな
い。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特にウェハから複数の半導体チップに分割するため
のダイシングラインとその周辺の構成に関する。
り、特にウェハから複数の半導体チップに分割するため
のダイシングラインとその周辺の構成に関する。
【０００２】
【従来の技術】従来のウェハから複数の半導体チップに
分割するための図３に示すようなダイシング領域（ダイ
シングライン）１上には、ウェハを製造する為に必要
な、例えばフォトマスクとウェハを正確に重ね合わせる
ための目印となるアライメントマーク（或いは、例えば
トランジスタの特性などを見るための測定用のモニター
パターン）２が配置されているのが通常である。これら
は、分割された半導体チップには不要なものであるの
で、ウェハを切断する際に同時に切削してしまうように
して、ウェハ面を有効利用することが行われている。
尚、ダイシング領域１の両側には切断時のクラック等を
見込んだ領域４が確保され、更にその外側に半導体チッ
プの内部端子３が配置されている。
分割するための図３に示すようなダイシング領域（ダイ
シングライン）１上には、ウェハを製造する為に必要
な、例えばフォトマスクとウェハを正確に重ね合わせる
ための目印となるアライメントマーク（或いは、例えば
トランジスタの特性などを見るための測定用のモニター
パターン）２が配置されているのが通常である。これら
は、分割された半導体チップには不要なものであるの
で、ウェハを切断する際に同時に切削してしまうように
して、ウェハ面を有効利用することが行われている。
尚、ダイシング領域１の両側には切断時のクラック等を
見込んだ領域４が確保され、更にその外側に半導体チッ
プの内部端子３が配置されている。
【０００３】
【発明が解決しようとする課題】上記のようにウェハの
ダイシング領域１をアライメントマーク（或いはモニタ
ーパターン）２と共に切断して複数の半導体チップに分
割する際、アライメントマークやモニターパターンなど
はアルミ素材を用いて形成されることが多いため、これ
らを切断すると、金属素材が伸びるなどして切り屑が切
断面に付着して捲れ上がる状態になることがある。
ダイシング領域１をアライメントマーク（或いはモニタ
ーパターン）２と共に切断して複数の半導体チップに分
割する際、アライメントマークやモニターパターンなど
はアルミ素材を用いて形成されることが多いため、これ
らを切断すると、金属素材が伸びるなどして切り屑が切
断面に付着して捲れ上がる状態になることがある。
【０００４】ところで、ＴＡＢパッケージ等のリード
（チップの内部端子とパッケージの端子を接続する配
線）が半導体チップに近い位置にある場合、上記のよう
なダイシングライン領域１上に配置されているパターン
の切り屑、特に金属層の切り屑がリードに接触して、接
触不良を起こす恐れがあった。
（チップの内部端子とパッケージの端子を接続する配
線）が半導体チップに近い位置にある場合、上記のよう
なダイシングライン領域１上に配置されているパターン
の切り屑、特に金属層の切り屑がリードに接触して、接
触不良を起こす恐れがあった。
【０００５】そこで、このような不都合を回避するため
に、従来では、ウェハ切断時に切り屑を残さないよう
に、厚い刃と薄い刃を使用して２段階にウェハを切断し
て、チップの切断面に切り屑を残さないようにする等の
対策を施すこともあるが、工程の増加や設備が必要とな
るのでコスト増加につながるという問題があった。
に、従来では、ウェハ切断時に切り屑を残さないよう
に、厚い刃と薄い刃を使用して２段階にウェハを切断し
て、チップの切断面に切り屑を残さないようにする等の
対策を施すこともあるが、工程の増加や設備が必要とな
るのでコスト増加につながるという問題があった。
【０００６】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、ウェハの有効利
用を損なうことなく且つコスト増なく、切り屑による接
触不良を回避できる半導体装置を提供することである。
るためになされたもので、その目的は、ウェハの有効利
用を損なうことなく且つコスト増なく、切り屑による接
触不良を回避できる半導体装置を提供することである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の特徴は、複数の半導体チップに分
割するためのダイシング領域と、前記ダイシング領域の
両側に沿って配置されたウェハ製造に必要なマーク或い
はパターンと、前記マーク或いはパターンの外側に配置
された前記半導体チップ本体の内部端子とを半導体ウェ
ハ上に具備することにある。
に、請求項１の発明の特徴は、複数の半導体チップに分
割するためのダイシング領域と、前記ダイシング領域の
両側に沿って配置されたウェハ製造に必要なマーク或い
はパターンと、前記マーク或いはパターンの外側に配置
された前記半導体チップ本体の内部端子とを半導体ウェ
ハ上に具備することにある。
【０００８】請求項２の発明の特徴は、前記ダイシング
領域中に、切り屑が切断面に付着しない素材のマーク又
はパターンを配置することにある。
領域中に、切り屑が切断面に付着しない素材のマーク又
はパターンを配置することにある。
【０００９】請求項３の発明の前記ダイシング領域中に
配置するマーク又はパターンの幅は、前記ダイシング領
域を切断する切断用の刃の厚み以下であることを特徴と
する。
配置するマーク又はパターンの幅は、前記ダイシング領
域を切断する切断用の刃の厚み以下であることを特徴と
する。
【００１０】本発明によれば、ウェハに形成された半導
体チップを切断する領域（ダイシングライン）の構成を
工夫することによって、組立工程を単純化し、且つ歩留
り向上を実現する。
体チップを切断する領域（ダイシングライン）の構成を
工夫することによって、組立工程を単純化し、且つ歩留
り向上を実現する。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の半導体装置の第
１の実施形態に係る構成を示した図である。但し、従来
例と同様の部分には同一符号を付して説明する。ウェハ
上にはウェハを切断するダイシング領域１が設けられ、
このダイシング領域１の両側の即ち切断時のクラック等
を見込んだ領域に、ウェハ製造に必要な複数のマーク又
はパターン２が２列に配置されている。これらマーク又
はパターン２の配置ラインの外側に半導体チップ本体の
内部端子３が配置されている。
に基づいて説明する。図１は、本発明の半導体装置の第
１の実施形態に係る構成を示した図である。但し、従来
例と同様の部分には同一符号を付して説明する。ウェハ
上にはウェハを切断するダイシング領域１が設けられ、
このダイシング領域１の両側の即ち切断時のクラック等
を見込んだ領域に、ウェハ製造に必要な複数のマーク又
はパターン２が２列に配置されている。これらマーク又
はパターン２の配置ラインの外側に半導体チップ本体の
内部端子３が配置されている。
【００１２】従って、２列に配置されているマーク又は
パターン２の中央部にあるダイシング領域１を切断用刃
（ブレード）で１度に切断して、複数の半導体チップに
分割する。
パターン２の中央部にあるダイシング領域１を切断用刃
（ブレード）で１度に切断して、複数の半導体チップに
分割する。
【００１３】本実施形態によれば、ダイシング領域１の
両側にマーク又はパターン２を配置しているので、ダイ
シング領域１を切断しても、マーク又はパターン２を切
断することがないため、マーク又はパターン２を形成し
ている金属層などの切り屑が出なくなり、切り屑が切断
面に付着して捲れ上がる等のことがなくなる。
両側にマーク又はパターン２を配置しているので、ダイ
シング領域１を切断しても、マーク又はパターン２を切
断することがないため、マーク又はパターン２を形成し
ている金属層などの切り屑が出なくなり、切り屑が切断
面に付着して捲れ上がる等のことがなくなる。
【００１４】これにより、ＴＡＢパッケージ等のリード
（チップ内の端子とパッケージの端子を接続する配線）
が半導体チップに近い位置にある場合、上記のようなダ
イシングライン領域１上に配置されているマーク又はパ
ターン２の切り屑、特に金属層の切り屑がリードに接触
して、接触不良を起こすことがなくなり、半導体チップ
の製造歩留まりを向上させることができる。
（チップ内の端子とパッケージの端子を接続する配線）
が半導体チップに近い位置にある場合、上記のようなダ
イシングライン領域１上に配置されているマーク又はパ
ターン２の切り屑、特に金属層の切り屑がリードに接触
して、接触不良を起こすことがなくなり、半導体チップ
の製造歩留まりを向上させることができる。
【００１５】また、一方、専用の切断領域を設けること
による面積の増加については、従来のダイシングライン
の構成（図３参照）においても確保されている切断時の
クラック等を見込んだ領域に、マーク又はパターン２を
配置するため、面積の増加は無いか、前記領域に収まり
切れない場合などの最悪でも、微増程度に抑えることが
でき、ウェハの有効利用を損なうことはない。
による面積の増加については、従来のダイシングライン
の構成（図３参照）においても確保されている切断時の
クラック等を見込んだ領域に、マーク又はパターン２を
配置するため、面積の増加は無いか、前記領域に収まり
切れない場合などの最悪でも、微増程度に抑えることが
でき、ウェハの有効利用を損なうことはない。
【００１６】尚、ダイシング領域１の両側にマーク又は
パターン２が配置されているだけで、従来に比べて本質
的なウェハパターンの変更はないが、切断後のチップに
マーク又はパターン２が残ることになる。
パターン２が配置されているだけで、従来に比べて本質
的なウェハパターンの変更はないが、切断後のチップに
マーク又はパターン２が残ることになる。
【００１７】図２は、本発明の半導体装置の第２の実施
形態に係る構成を示した図である。但し、従来例と同様
の部分には同一符号を付して説明する。ウェハ上にはウ
ェハを切断するダイシング領域１が設けられ、このダイ
シング領域１の両側に沿って、ウェハ製造に必要なマー
ク又はパターン２が配置されていると共に、ダイシング
領域１にも小さいマーク５類が配置されている。更に、
マーク又はパターン２の配置ラインの外側にチップ本体
の内部端子３が配置されている。
形態に係る構成を示した図である。但し、従来例と同様
の部分には同一符号を付して説明する。ウェハ上にはウ
ェハを切断するダイシング領域１が設けられ、このダイ
シング領域１の両側に沿って、ウェハ製造に必要なマー
ク又はパターン２が配置されていると共に、ダイシング
領域１にも小さいマーク５類が配置されている。更に、
マーク又はパターン２の配置ラインの外側にチップ本体
の内部端子３が配置されている。
【００１８】尚、ここで言う小さいマーク５とは、ウェ
ハ切断用の刃の厚さが３０μ程度であるため、マーク５
の幅がこのウェハ切断用の刃（ブレード）の厚さよりも
小さいサイズになる。
ハ切断用の刃の厚さが３０μ程度であるため、マーク５
の幅がこのウェハ切断用の刃（ブレード）の厚さよりも
小さいサイズになる。
【００１９】本実施形態では、切り屑を残す危険の大き
いマーク又はパターン２のみをダイシング領域の両側に
配置し、Ｓｉ素材だけで切り屑を残す危険が小さくて、
且つ切断後のチップに残さない方がよいマークを、ダイ
シング領域１に配置しているため、第１の実施形態と同
様の効果があると共に、ダイシング領域１も利用してい
るために、マーク又はパターン２をダイシング領域１の
外側に配置することにより生じる面積の増加傾向を第１
の実施形態よりも更に最小限に抑えることができる。切
断後のチップに残さない方がよいマークを切削してしま
うため、半導体チップへの悪影響を全く排除することが
できる。
いマーク又はパターン２のみをダイシング領域の両側に
配置し、Ｓｉ素材だけで切り屑を残す危険が小さくて、
且つ切断後のチップに残さない方がよいマークを、ダイ
シング領域１に配置しているため、第１の実施形態と同
様の効果があると共に、ダイシング領域１も利用してい
るために、マーク又はパターン２をダイシング領域１の
外側に配置することにより生じる面積の増加傾向を第１
の実施形態よりも更に最小限に抑えることができる。切
断後のチップに残さない方がよいマークを切削してしま
うため、半導体チップへの悪影響を全く排除することが
できる。
【００２０】尚、上記実施形態はＴＡＢに限定されるこ
とはなく、半導体チップの内部端子をパッケージの端子
とワイヤで繋ぐタイプのものでも、ワイヤの高さが低い
タイプのものでは、ワイヤに切り屑が接触してしまう恐
れがあり、本発明を適用して同様の効果を得ることがで
きる。
とはなく、半導体チップの内部端子をパッケージの端子
とワイヤで繋ぐタイプのものでも、ワイヤの高さが低い
タイプのものでは、ワイヤに切り屑が接触してしまう恐
れがあり、本発明を適用して同様の効果を得ることがで
きる。
【００２１】
【発明の効果】以上詳細に説明したように、本発明の半
導体装置によれば、製造時のコスト増やチップ面積の増
加を抑えてウェハの有効利用を損なうことなく、チップ
切断面に切り屑を残さないようにして、パッケージのリ
ードと接触しないようにすることができ、コスト増な
く、切り屑による接触不良を回避でき、組立て歩留りを
向上させることができる。
導体装置によれば、製造時のコスト増やチップ面積の増
加を抑えてウェハの有効利用を損なうことなく、チップ
切断面に切り屑を残さないようにして、パッケージのリ
ードと接触しないようにすることができ、コスト増な
く、切り屑による接触不良を回避でき、組立て歩留りを
向上させることができる。
【図１】本発明の半導体装置の第１の実施形態に係るウ
ェハ上のパターン例を示した図である。
ェハ上のパターン例を示した図である。
【図２】本発明の半導体装置の第２の実施形態に係るウ
ェハ上のパターン例を示した図である。
ェハ上のパターン例を示した図である。
【図３】従来の半導体装置のウェハ上のパターン例を示
した図である。
した図である。
１ ダイシング領域 ２ マーク又はパターン ３ 内部端子 ５ マーク
Claims (3)
- 【請求項１】 複数の半導体チップに分割するためのダ
イシング領域と、 前記ダイシング領域の両側に沿って配置されたウェハ製
造に必要なマーク或いはパターンと、 前記マーク或いはパターンの外側に配置された前記半導
体チップ本体の内部端子と、 を半導体ウェハ上に具備することを特徴とする半導体装
置。 - 【請求項２】 前記ダイシング領域中に、切り屑が切断
面に付着しない素材のマーク又はパターンを配置するこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記ダイシング領域中に配置するマーク
又はパターンの幅は、前記ダイシング領域を切断する切
断用の刃の厚み以下であることを特徴とする請求項２記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000278736A JP2002093750A (ja) | 2000-09-13 | 2000-09-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000278736A JP2002093750A (ja) | 2000-09-13 | 2000-09-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002093750A true JP2002093750A (ja) | 2002-03-29 |
Family
ID=18763858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000278736A Pending JP2002093750A (ja) | 2000-09-13 | 2000-09-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002093750A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340423A (ja) * | 2004-05-26 | 2005-12-08 | Renesas Technology Corp | 半導体装置の製造方法 |
| US7161231B2 (en) | 2003-09-30 | 2007-01-09 | Kabushiki Kaisha Toshiba | Semiconductor device which prevents peeling of low-permittivity film by using multilevel interconnection |
| JP2009164521A (ja) * | 2008-01-10 | 2009-07-23 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法、及び露光用マスク |
| JP2009170927A (ja) * | 2009-02-20 | 2009-07-30 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2013038317A (ja) * | 2011-08-10 | 2013-02-21 | Renesas Electronics Corp | 半導体装置および基板 |
-
2000
- 2000-09-13 JP JP2000278736A patent/JP2002093750A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7161231B2 (en) | 2003-09-30 | 2007-01-09 | Kabushiki Kaisha Toshiba | Semiconductor device which prevents peeling of low-permittivity film by using multilevel interconnection |
| US7205637B2 (en) | 2003-09-30 | 2007-04-17 | Kabushiki Kaisha Toshiba | Semiconductor device with a multilevel interconnection connected to a guard ring and alignment mark |
| US7205636B2 (en) | 2003-09-30 | 2007-04-17 | Kabushiki Kaisha Toshiba | Semiconductor device with a multilevel interconnection connected to a guard ring |
| USRE43909E1 (en) | 2003-09-30 | 2013-01-08 | Kabushiki Kaisha Toshiba | Semiconductor device with a multilevel interconnection connected to a guard ring |
| JP2005340423A (ja) * | 2004-05-26 | 2005-12-08 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2009164521A (ja) * | 2008-01-10 | 2009-07-23 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法、及び露光用マスク |
| JP2009170927A (ja) * | 2009-02-20 | 2009-07-30 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2013038317A (ja) * | 2011-08-10 | 2013-02-21 | Renesas Electronics Corp | 半導体装置および基板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050408 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050419 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050617 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051129 |