CN109920772A - 封装结构及其形成方法 - Google Patents

Abstract

一种封装结构及其形成方法，所述封装结构包括：晶圆，所述晶圆包括芯片区以及包围所述芯片区的外围区；第一布线层，所述第一布线层分立的分布于所述芯片区的晶圆上；上部钝化层，所述上部钝化层覆盖所述第一布线层的顶部和侧壁，且延伸至所述晶圆上；隔离层，所述隔离层位于所述上部钝化层上，所述隔离层设置于所述芯片区上且延伸至部分所述外围区上，所述外围区上的隔离层内具有包围所述芯片区的隔离槽，所述隔离槽贯穿所述隔离层的部分厚度。所述隔离槽能够阻断所述隔离层内应力作用的传导，实现所述隔离层内应力作用的释放，从而降低所述上部钝化层开裂的几率，减少所述第一布线层暴露现象的出现，提高所述封装结构的性能。

Description

封装结构及其形成方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种封装结构及其形成方法。

背景技术

晶圆级BGA(Wafer Lever BGA，WLBGA)封装以BGA(Ball Grid Array)技术为基础，是一种经过改进和提高的CSP封装技术。晶圆级BGA技术以晶圆为加工对象，在晶圆上同时对多个芯片进行封装、老化以及测试，然后切割晶圆形成单个器件，该单个器件可以直接贴装至基板或者印刷电路板上。

晶圆级BGA技术具有封装尺寸小且支持的键合需求广的优点，使得晶圆级BGA技术的应用越来越广，以晶圆级BGA技术封装获得的产品需求量也越来越大。

然而，采用上述封装技术获得的封装结构的性能有待提高，尤其是封装结构在经历uHAST(ubias Highly Accelerated Stress Test)之后，封装结构的性能变差的问题更加严重。

发明内容

本发明解决的问题是提供一种封装结构及其形成方法，改善封装结构的性能。

为解决上述问题，本发明提供一种封装结构，包括：

晶圆，所述晶圆包括芯片区以及包围所述芯片区的外围区；第一布线层，所述第一布线层分立的分布于所述芯片区的晶圆上；上部钝化层，所述上部钝化层覆盖所述第一布线层的顶部和侧壁，且延伸至所述晶圆上；隔离层，所述隔离层位于所述上部钝化层上，所述隔离层设置于所述芯片区上且延伸至部分所述外围区上，所述外围区上的隔离层内具有包围所述芯片区的隔离槽，所述隔离槽贯穿所述隔离层的部分厚度。

可选的，所述隔离槽包括至少三个相互连通的直槽，相邻直槽之间圆滑过渡。

可选的，连接相邻直槽的转角为圆角。

可选的，所述芯片区为方形，所述外围区为方环形；所述隔离槽为圆角方环形。

可选的，还包括：位于所述隔离层内的第二布线层，所述隔离层覆盖所述第二布线层；所述隔离槽的深度大于或等于所述第二布线层的深度。

可选的，所述隔离槽深度占所述隔离层厚度的1/2以上。

可选的，所述隔离层厚度在10μm到16μm范围内；所述隔离槽深度在5μm到8μm范围内。

可选的，所述隔离槽的宽度在5μm到8μm范围内。

可选的，所述第一布线层延伸至所述外围区的晶圆上，且所述隔离层至少露出所述第一布线层的侧壁。

可选的，所述隔离层的侧壁与所述第一布线层的侧壁齐平；或者，平行所述晶圆表面的方向上，所述隔离层的侧壁位于所述第一布线层的侧壁与所述芯片区之间。

可选的，还包括：位于所述外围区的晶圆上的密封环，所述密封环包围所述芯片区；所述隔离层露出所述密封环。

可选的，所述隔离层的侧壁露出所述第一布线层的侧壁；所述第一布线层与所述密封环电隔离。

可选的，还包括：覆盖层，所述覆盖层位于所述隔离层上，且覆盖所述所述芯片区和所述外围区，所述覆盖层填充满所述隔离槽。

可选的，所述覆盖层的材料为模塑料。

可选的，所述第一布线层的材料为金属；所述隔离层的材料为塑胶材料。

可选的，所述上部钝化层为叠层结构，包括：上部TEOS层和位于所述上部TEOS上的上部氮化硅层。

相应的，本发明还提供一种封装结构的形成方法，包括：

提供晶圆，所述晶圆包括芯片区以及包围所述芯片区的外围区；在所述晶圆上形成第一布线层，所述第一布线层分立的分布于所述芯片区上；在所述第一布线层的顶部和侧壁上形成上部钝化层，所述上部钝化层还延伸至所述晶圆上；在所述上部钝化层上形成隔离层，所述隔离层设置于所述芯片区上且延伸至部分所述外围区上；在所述外围区上的隔离层内形成贯穿部分厚度的隔离槽，所述隔离槽包围所述芯片区。

可选的，形成所述隔离层的步骤包括：在所述上部钝化层上形成第一隔离层；在所述第一隔离层上形成与所述第一布线层电连接的第二布线层；在所述第一隔离层和所述第二布线层上形成第二隔离层，所述第二隔离层和所述第一隔离层用于形成所述隔离层；在所述隔离层内形成通孔和所述隔离槽，所述通孔贯穿所述第二隔离层，底部露出所述第二布线层，所述隔离槽贯穿所述第二隔离层以及部分厚度的所述第一隔离层。

可选的，形成所述隔离槽之后，还包括：对所述隔离层进行退火处理。

可选的，所述第一布线层延伸至所述外围区的晶圆上，且所述隔离层至少露出所述第一布线层的侧壁。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案中，所述隔离槽贯穿所述隔离层的部分厚度，能够对所述隔离层内应力作用的传导起到阻断作用，能够使所述隔离层内的应力作用得以释放，因此所述隔离槽的设置能够有效减小所述隔离层内的应力，减小所述隔离层对所述上部钝化层所施加的向上拖拉的应力作用，从而能够有效降低所述上部钝化层开裂的几率，减少所述第一布线层暴露现象的出现，有利于改善上部钝化层开裂、第一布线层受腐蚀的问题，有利于提高所述封装结构的性能。

本发明可选方案中，所述隔离槽包括至少三个相互连通的直槽，相邻直槽之间圆滑过渡。使相邻直槽之间圆滑过渡的做法，能够使所述隔离槽的延伸方向与所述隔离层内应力作用的传导方向相垂直，以增强所述隔离槽对所述隔离层内应力作用传导的阻断作用，提高所述隔离层内应力作用的释放效果，从而达到减小所述隔离层所产生向上拖拉应力作用的目的，有利于改善上部钝化层开裂、第一布线层受腐蚀的问题，有利于提高所述封装结构的性能。

本发明可选方案中，所述封装结构还包括：位于所述隔离层上的覆盖层，所述覆盖层填充满所述隔离槽。所述覆盖层的材料具有一定的强度和弹性，因此所述覆盖层对隔离槽的填充，并不会影响所述隔离槽对所述隔离层内应力作用传导的阻断作用，不影响所述隔离层内应力作用的释放；而且使具有弹性的覆盖层填充满所述隔离槽，还能够提高所述隔离层内应力作用的释放效果，有利于改善上部钝化层开裂、第一布线层受腐蚀的问题，有利于提高所述封装结构的性能。

本发明可选方案中，所述第一布线层延伸至所述外围区的晶圆上，且所述隔离层至少露出所述第一布线层的侧壁。由于所述第一布线层的侧壁用于构成台阶拐角区域，应力老化点位于所述台阶拐角区域附近；使所述隔离层至少露出所述第一布线层侧壁的做法，能够使所述隔离层露出所述台阶拐角区域，从而露出所述应力老化点的位置，因此这种做法，能够使所述隔离层对所述上部钝化层施加应力作用的位置避开应力老化点的位置，从而降低所述上部钝化层在应力老化点位置处开裂的几率；还能够避免所述第一布线层所产生的外推应力作用与所述隔离层所产生的向上拖拉应力作用相重叠，应力老化点位置的避开以及避免两种应力作用相重叠，都能够有效降低所述上部钝化层开裂的几率，减少所述第一布线层暴露现象的出现，有利于改善上部钝化层开裂、第一布线层受腐蚀的问题，有利于提高所述封装结构的性能。

本发明可选方案中，在所述第二布线层上形成第二隔离层之后，在所述隔离层内形成通孔和所述隔离槽。所述通孔为后续形成与所述第二布线层电连接的连接柱提供空间，所述隔离槽与所述通孔可以通过同一工艺步骤形成，因此所述隔离槽的形成无需增加额外的工艺步骤，不会造成工艺成本提高，有利于成本控制，有利于实现提高性能和控制成本的兼顾。

附图说明

图1至图3是一种封装结构形成方法各个步骤所对应的剖面结果示意图；

图4是图3所示封装结构形成方法中所述上部钝化层开裂现象的剖面结构示意图；

图5是本发明封装结构第一实施例的俯视结构示意图；

图6为图5所示封装结构实施例中沿A1A2线的剖面结构示意图；

图7是本发明封装结构第二实施例的俯视结构示意图；

图8为图7所示封装结构实施例中沿B1B2线的剖面结构示意图；

图9是本发明封装结构第三实施例的俯视结构示意图；

图10为图9所示封装结构实施例中沿C1C2线的剖面结构示意图；

图11至图17是本发明封装结构形成方法一实施例各个步骤所对应的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术所获得的封装结构的性能有待提高。

在对封装结构进行PFA(Physical Failure Analysis)分析后发现，位于第一布线层台阶拐角(step corner)区域附近的钝化层(passivation layers)出现裂缝(crack)，使得所述台阶拐角区域的第一布线层被暴露出来。暴露出的第一布线层容易受到腐蚀，从而导致封装结构的性能变差甚至失效。

现结合一种封装结构的形成方法分析其钝化层出现裂缝问题的原因：

参考图1至图3，示出了一种封装结构形成方法各个步骤所对应的剖面结果示意图。

如图1所示，提供衬底，所述衬底上具有下部钝化层11；在所述下部钝化层11上形成图形化的第一布线层21；在所述第一布线层21露出的所述下部钝化层11以及所述第一布线层21上形成上部钝化层12。

其中，所述下部钝化层11包括至少一个叠层结构，所述叠层结构包括第一氮化硅层和位于所述第一氮化硅层上的第一TEOS(Tetraethoxysilane)层；所述上部钝化层12包括第二TEOS层12a和位于所述TEOS层12a上的第二氮化硅层12b。

所述第一布线层21的侧壁与所述下部钝化层11构成台阶拐角区域。通常情况下，所述上部钝化层12，特别是所述第二氮化硅层12b内会形成有应力，所述应力可以为压缩应力(compressive stress)或者拉伸应力(tensile tress)；在所述台阶拐角区域的第二氮化硅层12b内会形成应力集中点12ba，与其他区域相比，所述应力集中点12ba区域的应力更大。

参考图2，形成所述上部钝化层12之后，经历一段时间的空置期，具有应力的上部钝化层12会老化，其内部应力会趋向于中性，但是剩余的应力依旧会持续对膜层进行拉扯(strain)，所述第二氮化硅层12b中的应力集中点12ba会老化成为应力老化点12bb。

由于所述应力集中点12ba位于所述台阶拐角区域附近；因此所述应力老化点12bb也位于所述台阶拐角区域附近，所以所述台阶拐角区域附近的上部钝化层12的老化问题最为严重。

参考图3，在空置期之后，在所述上部钝化层12上形成隔离层22，所述隔离层22覆盖所述上部钝化层12，位于所述第一布线层21上且延伸至部分所述第一布线层21所露出的下部钝化层11上。

所述隔离层22的材料为塑胶材料，通常为苯基苯并二恶唑树脂或者聚酰亚胺树脂。为了提高所述隔离层22的电绝缘性能和致密度，通常在形成所述隔离层22之后，需要对所述隔离层22进行固化处理。一般情况下，所述固化处理通常为热处理。

由于所述隔离层22材料的热膨胀系数(CTE，Coefficient of ThermalExpansion)大。例如图3中，所述隔离层107材料的热膨胀系数约在55ppm/k到67ppm/k范围内，因此固化处理的热处理过程会引起所述隔离层22的收缩(shrinking)，从而使所述隔离层22的侧壁出现倾斜，并且所述隔离层下方，所述第一布线层21所露出的下部钝化层11产生向上拖拉(drag up)的应力作用。

而且，所述第一布线层21材料为金属，通常设置为铝。所述第一布线层21的热膨胀系数和所述上部钝化层12的热膨胀系数之间具有较大的差异，特别是所述第一布线层21的热膨胀系数与所述第二氮化硅层12b的热膨胀系数相差较大。例如图3中，所述第二氮化硅层12b的热膨胀系数约为2.5ppm/k，所述第一布线层21(所述第一布线层21的材料为铝)的热膨胀系数约为23.2ppm/k，因此在对所述隔离层22进行固化处理的热处理过程中，所述第一布线层21与所述上部钝化层12会发生不同程度的热膨胀，特别是所述第一布线层21的热膨胀程度与所述第二氮化硅层12b的热膨胀程度相差较大，从而在所述第一布线层21与所述上部钝化层12之间产生热失配(thermal mismatch)的问题。所述第一布线层21与所述上部钝化层12之间的热失配问题，使所述第一布线层21发生扩张(expansion)，从而对所述第一布线层21表面的上部钝化层12产生外推的应力作用；特别的，所述第一布线层21侧壁上的第二氮化硅层12b会受到沿背向所述第一布线层21方向外推的应力作用。

参考图4，示出了图3所示封装结构形成方法中所述上部钝化层开裂现象的剖面结构示意图。

如图4所示，所述隔离层22所产生的向上拖拉的应力作用与所述第一布线层21扩张所产生的外推的应力作用都会增大所述上部钝化层12开裂的几率；而且所述应力老化点12bb位于所述台阶拐角区域附近，所述台阶拐角区域附近的上部钝化层12的老化问题最为严重，进一步加剧了所述台阶拐角区域附近，所述上部钝化层12开裂的可能；所述上部钝化层12的开口，会露出所述第一布线层21，从而引起所述第一布线层21受到腐蚀、所述封装结构的性能变差甚至失效的问题。

进一步，对所述封装结构进行HT uHAST(high temperature ubias HighlyAccelerated Stress Test)测试。所述HT uHAST测试为高加速温湿度应力测试，是将封装结构处于高温度、高湿度以及偏置应力的测试条件进行的，因此HT uHAST测试中，所述上部钝化层12开裂的可能性更高，所述上部钝化层12开裂的裂缝23更大，从而导致露出的第一布线层21受到腐蚀的问题更为严重，甚至造成所述封装结构失效。

此外，由于芯片边缘区域受到的应力作用较其他区域受到的应力作用大，因此芯片边缘区域出现上部钝化层开裂、第一布线层受腐蚀的问题更为严重。

为了减少上部钝化层开裂现象的出现，通常采用调整第一布线层21以及所述上部钝化层的形成工艺参数，或者降低所述封装结构uHAST测试的测试条件的方法，以改善上述第一布线层21受到腐蚀的问题。但是这两种做法对封装结构性能的改善程度均有限。

为解决所述技术问题，本发明提供一种封装结构及其形成方法，通过在所述外围区的隔离层内设置隔离槽，以阻断所述隔离层内应力作用的传导，实现所述隔离层内应力作用的释放，从而达到减小隔离层内应力、减小所述上部钝化层所受到向上拖拉应力作用的目的，进而降低所述上部钝化层开裂的几率，减少所述第一布线层暴露现象的出现，提高所述封装结构的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图5和图6，示出了本发明封装结构第一实施例的结构示意图，其中，图5为所述封装结构的俯视结构示意图；图6为图5所示封装结构中沿A1A2线的剖面结构示意图。

所述封装结构包括：晶圆110，所述晶圆110包括芯片区111以及包围所述芯片区111的外围区112；第一布线层120，所述第一布线层120分立的分布于所述芯片区111的晶圆110上；上部钝化层130(如图6所示)，所述上部钝化层130覆盖所述第一布线层120的顶部和侧壁，且延伸至所述晶圆110上；隔离层140，所述隔离层140位于所述上部钝化层130上，所述隔离层140设置于所述芯片区111上且延伸至部分所述外围区112上，所述外围区112上的隔离层140内具有包围所述芯片区111的隔离槽141，所述隔离槽141贯穿所述隔离层140的部分厚度。

所述隔离槽141贯穿所述隔离层140的部分厚度，能够对所述隔离层140内应力作用的传导起到阻断作用，能够使所述隔离层140内的应力作用得以释放，因此所述隔离槽140的设置能够有效减小所述隔离层140内的应力，减小所述隔离层140对所述上部钝化层130所施加的向上拖拉的应力作用，从而能够有效降低所述上部钝化层130开裂的几率，减少所述第一布线层120暴露现象的出现，有利于改善上部钝化层130开裂、第一布线层120受腐蚀的问题，有利于提高所述封装结构的性能。

所述晶圆110用于为所述封装结构的形成提供工艺基础，也在所述封装结构中提供机械支撑。具体的，所述晶圆110内具有前端(front-end)结构。

所述芯片区111内形成有半导体器件，在所述封装结构中起到实际的电学功能。

本实施例中，所述芯片区111的晶圆110包括内部电路的顶层金属113(InnerCircuit Upper Top Metal，UTM)。需要说明的是，所述芯片区111的晶圆110还可以包括NMOS晶体管、PMOS晶体管、电阻器、电感器或者电容器等其他半导体结构。

所述外围区112用于密封所述芯片区111的密封，以实现所述芯片区111内半导体结构与外界环境的隔离。

本实施例中，所述外围区112的晶圆110包括初始密封环的顶层金属115a，用于构成密封环结构以隔离外部环境。

本实施例中，所述芯片区111为方形，所述外围区112为围绕所方形芯片区111的方环形，即在所述晶圆110表面内，所述芯片区111的投影为方形，所述外围区112的投影为围绕所述方形芯片区111的方环形。本发明其他实施例中，所述芯片区的形状还可以为圆形等规则或者不规则的形状，所述外围区为围绕所述芯片区的环形。

需要说明的是，本实施例中，所述封装结构还包括：金属间介质层(Inter metalDielectric，IMD)(图中未标示)，所述金属间介质层位于所述内部电路的顶层金属113和所述初始密封环的顶层金属115a之间，以实现所述内部电路的顶层金属113和所述初始密封环的顶层金属115a之间的电隔离。

所述第一布线层120与所述内部电路的顶层金属113电连接用于实现所述晶圆110内部半导体结构与外部电路的电连接。

如图5所述，具体的，所述封装结构包括多个第一布线层120，所述多个第一布线层120在所述芯片区111的晶圆110上平行排列。根据所述芯片区111内所述内部电路的顶层金属113的位置和数量，设定所述第一布线层120的数量和位置，所述第一布线层120在所述芯片区111上的排列方式与所述封装结构的具体设计相关，本发明在此不做限定。本实施例中，所述第一布线层120的厚度在2μm到5μm范围内。

所述第一布线层120的材料为金属。本实施例中，所述第一布线层12的材料设置为铝。由于所述第一布线层120通过铝插塞实现与所述内部电路的顶层金属113的电连接，因此将所述第一布线层120设置为铝的做法，能够有利于电连接可靠性的提高，有利于工艺难度的降低。

需要说明的是，本实施例中，所述封装结构还包括：下部钝化层114，所述下部钝化层114位于所述第一布线层120和所述晶圆110之间，用于实现所述第一布线层120和所述晶圆110之间的电绝缘；所述第一布线层120通过贯穿所述下部钝化层140的铝插塞实现与所述内部电路的顶层金属113的电连接。

具体的，所述下部钝化层114为叠层结构，包括：位于所述晶圆110上的下部第一氮化硅层、位于所述下部第一氮化硅层上的下部第一TEOS层、位于所述下部第一TEOS层上的下部第二氮化硅层以及位于所述下部第二氮化硅层上的下部第二TEOS层。

其中，所述下部第一氮化硅层的厚度在到范围内，例如：所述下部第一TEOS层的厚度在到范围内，例如：所述下部第二氮化硅层的厚度在到范围内，例如：所述下部第二TEOS层的厚度在到范围内，例如：

本发明其他实施例中，所述下部钝化层也可以仅包括氮化硅层和位于所述氮化硅层上的TEOS层；或者，所述下部钝化层也可以为氮化硅层或者TEOS层的单层结构。

所述上部钝化层130用于对所述第一布线层120提供电绝缘，用于实现所述第一布线层120与后续所形成导电膜层之间的电隔离。

本实施例中，所述上部钝化层130的材料包括氮化硅。

具体的，所述上部钝化层130为叠层结构，包括：TEOS层和位于所述TEOS上的氮化硅层。TEOS层的材料为正硅酸乙酯(Tetraethyl Orthosilicate，TEOS)，能够在所述氮化硅层和所述第一布线层120之间起到过渡作用，从而有利于提高所述氮化硅层和所述第一布线层120之间的结合下，改善所述氮化硅层和所述第一布线层120之间直接接触而造成的应力突变问题。

本实施例中，所述TEOS层的厚度在到范围内，例如 所述TEOS层的厚度不宜太大也不宜太小。所述TEOS层的厚度如果太大，则所述TEOS层在所述氮化硅层和所述第一布线层120之间所起的过渡作用有限，不利于改善应力突变问题；所述TEOS层的厚度如果太小，则可能会引起材料浪费、增大工艺难度的问题，不利于满足半导体小型化微型化的发展趋势。

此外，本实施例中，所述氮化硅层的厚度在到范围内，例如，

需要说明的是，本发明其他实施例中，所述上部钝化层的材料也可以为氮化硅层的单层结构；或者包含氮化硅层的其他叠层结构。

此外，本实施例中，所述封装结构还包括：位于所述外围区112的晶圆110上的密封环115b，所述密封环115b包围所述芯片区111。

所述密封环115b与所述初始密封环的顶层金属115a一起，用于构成密封环结构，以实现所述封装结构的密封，从而实现所述封装结构内半导体器件与外部环境的隔离。

如图6所述，所述上部钝化层130不仅覆盖所述第一布线层120的顶部和侧壁，且延伸至所述下部钝化层114上，而且所述上部钝化层130还延伸至所述密封环115b的表面，以保护所述密封环115b，从而保证所述密封环结构的密封效果，保证所述封装结构电学性能。

所述隔离层140能够实现所述封装结构的表面平坦化，并保证所述封装结构内部半导体器件和外部环境的隔离，用于为所述封装结构提供绝缘条件；所述隔离层140还能够保护所述上部钝化层130，起到应力缓冲的作用。

本实施例中，所述隔离层140的材料为塑胶材料。具体的，所述隔离层140的材料设置为苯基苯并二恶唑树脂(Polybenzoxazole，PBO树脂)。本发明其他实施例中中，所述隔离层的材料还可以采用聚酰亚胺树脂(Polyimide，PI树脂)等其他塑胶材料。

需要说明的是，本实施例中，所述封装结构还包括：所述密封环115b；所述隔离层140露出所述密封环115b。所以所述隔离槽141位于所述密封环115b和所述芯片区111之间。

所述隔离槽141位于所述外围区112的所述隔离层140内，贯穿所述隔离层140的部分厚度。

所述隔离槽141的形成，破坏了所述隔离层140材料分子结构(Molecularstructure)的连续性，从而能够阻断所述隔离层140内应力作用的传导，使所述隔离层140内所传导的应力作用一定程度上得以释放；特别是能够减小所述外围区112上的隔离层140内的应力作用，从而减小所述隔离层140对所述上部钝化层130所施加的向上拖拉的应力作用，因此所述隔离槽140的设置能够有效降低所述上部钝化层130受到的向上拖拉的应力作用，降低所述上部钝化层130开裂的几率，进而减少所述第一布线层114暴露现象的出现，有利于改善上部钝化层130开裂、第一布线层114受腐蚀的问题，有利于提高所述封装结构的性能。

为了提高所述隔离层140的致密度和绝缘性能，所述隔离层140在形成之后需要经过固化处理，所述固化处理通常为热处理。所述固化处理过程中所述隔离层140会发生收缩，从而在所述隔离层140内产生较强的应力作用；由于所述隔离层140内设置有所述隔离槽141，阻断了所述隔离层140内应力作用的传导，所述隔离层140内的应力作用得以释放，所述隔离层140对所述上部钝化层130施加的向上拖拉的应力作用得以减小，能够有效的改善上部钝化层130开裂、第一布线层114受腐蚀的问题，有利于提高所述封装结构的性能。

如图5所示，本实施例中，所述隔离槽140为包围所述芯片区111的环形。由于所述上部钝化层130中的应力老化点位于台阶拐角区域附近，因此将所述隔离槽140设置为包围所述芯片区111的环形，能够尽量减少所述外围区112上隔离层140内的应力，从而减小所述台阶拐角区域附近所述隔离层140对所述上部钝化层130所施加的向上拖拉的应力作用，有利于改善上部钝化层130开裂、第一布线层114受腐蚀的问题，有利于提高所述封装结构的性能。

具体的，所述隔离槽141包括至少三个相互连通的直槽141a，相邻直槽141a之间圆滑过渡。本实施例中，连接相邻直槽141a的转角为圆角。

使相邻直槽141a之间圆滑过渡的做法，能够使所述隔离槽141a的延伸方向与所述隔离层140内应力作用的传导方向相垂直，以提高所述隔离槽141对所述隔离层140内应力作用传导的阻断效果，提高所述隔离层140内应力作用的释放效果，从而达到减小所述隔离层140所产生向上拖拉应力作用的目的，有利于改善上部钝化层130开裂、第一布线层120受腐蚀的问题，有利于提高所述封装结构的性能。

具体的，如图5所示，本实施例中，所述芯片区111为方形，所述外围区112为方环形。因此所述隔离槽141包括四个相互连通的直槽；所述隔离槽141为圆角方环形，也就是说，所述隔离槽141在所述晶圆110表面的投影为圆角方环形。

需要说明的是，所述隔离槽141对所述隔离层140内应力作用传导的阻断效果与所述隔离槽141的深度D以及所述隔离层140的厚度相关。

本实施例中，所述隔离槽141深度D占所述隔离层140厚度T的1/2以上。所述隔离槽141深度D占所述隔离层140厚度T的比值不宜太小。所述隔离槽141深度D占所述隔离层140厚度T的比值如果太小，则会影响所述隔离槽141对所述隔离层140内应力作用传导的阻断效果，不利于所述隔离层140内应力作用的释放，不利于减小所述隔离层所产生向上拖拉的应力作用，可能会影响上部钝化层130开裂、第一布线层120受腐蚀问题的改善。

需要说明的是，所述隔离槽141贯穿所述隔离层140的部分厚度，所述隔离槽141底部还有部分厚度的所述隔离层140剩余，以使所述隔离槽141两侧的隔离层140相连，从而使所述隔离槽141能够实现其阻断应力传导、实现应力释放的作用。

需要说明的是，本实施例中，所述封装结构还包括：位于所述隔离层140内的第二布线层150，所述隔离层140覆盖所述第二布线层150。

所述隔离槽141的深度大于或等于所述第二布线层150的深度。所以垂直所述晶圆110表面的方向上，所述隔离槽141底部和所述晶圆110表面之间的距离小于或等于所述第二布线层150靠近所述晶圆110的表面与所述晶圆110表面之间的距离。使所述隔离槽141的深度大于或等于所述第二布线层150的深度，能够有效保证所述隔离槽141对所述隔离层140内应力作用传导的阻断作用，从而有利于改善上部钝化层130开裂、第一布线层120受腐蚀的问题，有利于提高所述封装结构的性能。

具体的，本实施例中，所述隔离层140厚度在10μm到16μm范围内；所述隔离槽141深度在5μm到8μm范围内。

所述第二布线层150能够实现所述第一布线层140与外部电路的连接，为后续球焊(Ball Bonding)提供基础，使新的电连接位置满足对焊料球最小间距的要求；还能够对所述第一布线层140的电连接位置进行重新布局，使新的电连接位置按照阵列排布，从而合理安排球焊的位置。

所述第二布线层150位于所述隔离层140内，被所述隔离层140覆盖；所述第二布线层150与所述第一布线层140之间通过插塞(图中未示出)实现电连接。

如图5所示，本实施例中，所述封装结构包括多个所述第二布线层150，所述多个第二布线层150在所述芯片区111上平行排列。在平行所述晶圆110表面内，所述第二布线层150的宽度大于所述第一布线层140的宽度，即垂直延伸方向，所述第二布线层150的尺寸大于所述第一布线层140的尺寸。

所述第二布线层150的材料也是金属。本实施例中，所述第二布线层150的材料设置为铜。与铝相比，将所述第二布线层150的材料设置为铜的做法，能够有效提高后续球焊的可靠性，有利于提高制造良率和器件性能。

此外，所述封装结构还包括：连接柱160(如图5所示)，所述连接柱160贯穿所述第二布线层150上的隔离层140，与所述第二布线层150电连接。

所述连接柱160用于为后续进行球焊提供工艺基础，从实现后续所形成焊球与所述第二布线层150之间的电连接。

如图5所示，平行所述晶圆110表面的平面且垂直所述第二布线层150延伸方向，所述连接柱160的尺寸大于所述第二布线层150的尺寸，从而降低后续球焊的难度，有利于制造良率和器件性能的提高。

本实施例中，所述隔离槽141的宽度W在5μm到8μm范围内，即垂直所述隔离槽141延伸方向，所述隔离槽141的尺寸在5μm到8μm范围内。所述隔离槽141的宽度W不宜太大也不宜太小。由于所述第二布线层150端部与所述隔离层140侧壁之间的空间有限，因此所述隔离槽141的宽度如果太大，可能会露出所述第二布线层150，从而无法保证所述第二布线层150的绝缘环境，可能会出现所述第二布线层150露出而被腐蚀的问题；所述隔离槽141的宽度如果太小，则可能会影响所述隔离槽141对所述隔离层140内应力作用传导的阻断作用，影响所述隔离层140内应力作用的释放，不利于改善上部钝化层130开裂、第一布线层120受腐蚀的问题。

参考图7和图8，示出了本发明封装结构第二实施例的结构示意图，其中，图7为所述封装结构的俯视结构示意图；图8为图7所示封装结构中沿B1B2线的剖面结构示意图。

本实施例与前一实施例相同之处，本发明在此不再赘述。本实施例与前述实施例不同之处在于，本实施例中，所述第一布线层220延伸至所述外围区212的晶圆210上，且所述隔离层240至少露出所述第一布线层220的侧壁221。所以如图7所示，所述第一布线层220在所述晶圆210表面的投影延伸至所述隔离层240在所述晶圆210表面投影的范围之外。

由于所述第一布线层220的侧壁221用于构成台阶拐角区域，应力老化点位于所述台阶拐角区域附近；使所述隔离层240至少露出所述第一布线层220侧壁221的做法，能够使所述隔离层240露出所述台阶拐角区域，从而露出所述应力老化点的位置，因此这种做法，能够使所述隔离层240对所述上部钝化层230施加应力作用的位置避开应力老化点的位置，从而降低所述上部钝化层230在应力老化点位置处开裂的几率；还能够避免所述第一布线层220所产生的外推应力作用与所述隔离层240所产生的向上拖拉应力作用相重叠。

应力老化点位置的避开以及避免两种应力作用相重叠，都能够有效降低所述上部钝化层230开裂的几率，减少所述第一布线层220暴露现象的出现，有利于改善上部钝化层230开裂、第一布线层220受腐蚀的问题，有利于提高所述封装结构的性能。

具体的，本实施例中，所述隔离层240露出部分所述第一布线层220，即露出所述第一布线层220的侧壁221以及所述第一布线层220的部分顶部，因此，平行所述晶圆210表面的方向上，所述隔离层240的侧壁242位于所述第一布线层220的侧壁221与所述芯片区211之间。

如图7所示，所述第一布线层220包括至少1个的中心布线层221和2个边缘布线层222。其中，在平行所述晶圆210表面内，且垂直延伸方向上，所述2个边缘布线层222分别位于所述至少1个的中心布线层221的两侧。

沿延伸方向上，所述中心布线层221和所述边缘布线层222的尺寸均大于所述隔离层240的尺寸，所述隔离层240覆盖部分所述中心布线层221和所述边缘布线层222，露出所述中心布线层221和所述边缘布线层222沿延伸方向的两端。

垂直延伸方向上，所述边缘布线层222沿芯片区211指向外围区212的方向延伸，延伸至所述隔离层240所露出的外围区212上，因此垂直延伸方向上，所述边缘布线层222的尺寸大于所述中心布线层221的尺寸，所述隔离层覆盖部分所述边缘布线层222，露出靠近所述外围区212的部分所述边缘布线层222。

结合参考图7和图8，本实施例中，所述封装结构还具有所述密封环215b；所述隔离层240露出所述密封环215b。为了保证所述第一布线层220的电绝缘性能，所述第一布线层220与所述密封环215b电隔离。

由于所述密封环215b和所述第一布线层221上均覆盖有所述上部钝化层230，因此所述第一布线层220的侧壁221与所述密封环215b朝向所述第一布线层220的侧壁221的侧壁上也具有所述上部钝化层230，所以所述密封环215b和所述第一布线层221至少通过所述上部钝化层230实现电绝缘。

此外，如图8所示，所述封装结构还包括：覆盖层260，所述覆盖层260位于所述隔离层240上，且覆盖所述所述芯片区211和所述外围区212，所述覆盖层260填充满所述隔离槽241。

需要说明的是，图7中省略了所述覆盖层260以显示清晰。

所述覆盖层260的材料具有一定的强度和弹性，因此所述覆盖层260对隔离槽241的填充，并不会影响所述隔离槽241对所述隔离层240内应力作用传导的阻断作用，不影响所述隔离层240内应力作用的释放；而且使具有弹性的覆盖层260填充满所述隔离槽241，还能够提高所述隔离层240内应力作用的释放效果，有利于改善上部钝化层230开裂、第一布线层220受腐蚀的问题，有利于提高所述封装结构的性能。

所述覆盖层260用于实现所述封装结构的内部结构与外部环境的隔离，并防止外部环境的冲击，提高所述封装结构性能的稳定性。具体的，所述覆盖层260的材料为模塑料(Molding Compound)。

参考图9和图10，示出了本发明封装结构第三实施例的结构示意图，图9为所述封装结构的俯视结构示意图；图10为图9所示封装结构中沿C1C2线的剖面结构示意图。

本实施例与前一实施例相同之处，本发明在此不再赘述。本实施例与前述实施例不同之处在于，本实施例中，所述第一布线层320延伸至所述外围区312的晶圆310上，且所述隔离层340的侧壁342与所述第一布线层320的侧壁321齐平。所以如图9所示，虽然所述第一布线层320延伸至所述外围区312的晶圆310上，但是，所述第一布线层320在所述晶圆310表面的投影均在所述隔离层340在所述晶圆310表面投影的范围之内。

使所述隔离层340的侧壁342与所述第一布线层320的侧壁321齐平也能够使所述隔离层340露出位于台阶拐角区域，从而露出所述应力老化点的位置，使所述隔离层340对所述上部钝化层330施加应力作用的位置避开所述应力老化点的位置；也能够避免所述第一布线层320所产生的外推应力作用与所述隔离层340所产生的向上拖拉应力作用相重叠。所以使所述隔离层340的侧壁342与所述第一布线层320的侧壁321齐平也能够有效降低所述上部钝化层330开裂的几率，减少所述第一布线层320暴露现象的出现，有利于改善上部钝化层330开裂、第一布线层320受腐蚀的问题，有利于提高所述封装结构的性能。

具体的，如图9所示，所述隔离层340的侧壁342与所述第一布线层320的侧壁321齐平。所以沿延伸方向上，所述中心布线层321和所述边缘布线层322的尺寸均与所述隔离层340的尺寸相等，所述隔离层340覆盖所述中心布线层321和所述边缘布线层322；垂直延伸方向上，所述边缘布线层322沿芯片区311指向外围区212的方向延伸，但是所述边缘布线层322的侧壁与所述隔离层340的侧壁相齐平。

需要说明的是，本实施例中，所述隔离层340的侧壁与所述中心布线层321和所述边缘布线层322均齐平；第二实施例中，所述隔离层240露出所述中心布线层221和所述边缘布线层222的侧壁和部分顶部。这种两种做法均为实例。本发明其他实施例中，所述隔离层在保证露出所述中心布线层和所述边缘布线层的侧壁的前提下，也可以只露出所述中心布线层和所述边缘布线层中一个的部分顶部。

相应的，本发明还提供一种封装结构形成方法。

参考图11至图17，示出了本发明封装结构形成方法一实施例各个步骤所对应的剖面结构示意图。

参考图11，提供晶圆410，所述晶圆410包括芯片区411以及包围所述芯片区411的外围区412。

所述晶圆410用于为所述封装结构的形成提供工艺基础，也在所述封装结构中提供机械支撑。具体的，所述晶圆410内具有前端(front-end)结构。

所述芯片区411内形成有半导体器件，在所述封装结构中起到实际的电学功能。

本实施例中，所述芯片区411的晶圆410包括内部电路的顶层金属(Inner CircuitUpper Top Metal，UTM)(图中未示出)。需要说明的是，所述芯片区411的晶圆410还可以包括NMOS晶体管、PMOS晶体管、电阻器、电感器或者电容器等其他半导体结构。

所述外围区412用于密封所述芯片区411的密封，以实现所述芯片区411内半导体结构与外界环境的隔离。

本实施例中，所述外围区112的晶圆110包括初始密封环的顶层金属(图中未示出)，用于构成密封环结构以隔离外部环境。

本实施例中，所述芯片区411为方形，所述外围区412为围绕所方形芯片区411的方环形，即在所述晶圆410表面内，所述芯片区411的投影为方形，所述外围区412的投影为围绕所述方形芯片区411的方环形。本发明其他实施例中，所述芯片区的形状还可以为圆形等规则或者不规则的形状，所述外围区为围绕所述芯片区的环形。

需要说明的是，本实施例中，所述封装结构还包括：金属间介质层(Inter metalDielectric，IMD)(图中未示出)，用于实现所述内部电路的顶层金属的电隔离。

继续参考图11，在所述晶圆410上形成第一布线层420，所述第一布线层420分立的分布于所述芯片区411上。

所述第一布线层120与所述内部电路的顶层金属113电连接用于实现所述晶圆110内部半导体结构与外部电路的电连接。

具体的，所述封装结构包括多个第一布线层，所述多个第一布线层在所述芯片区的晶圆上平行排列。根据所述芯片区内所述内部电路的顶层金属的位置和数量，设定所述第一布线层的数量和位置，所述第一布线层在所述芯片区上的排列方式与所述封装结构的具体设计相关，本发明在此不做限定。本实施例中，所述第一布线层的厚度在2μm到5μm范围内。

所述第一布线层420的材料为金属。本实施例中，所述第一布线层420的材料设置为铝。由于所述第一布线层420通过铝插塞实现与所述内部电路的顶层金属的电连接，因此将所述第一布线层420设置为铝的做法，能够有利于电连接可靠性的提高，有利于工艺难度的降低。

如图11所示，本实施例中，所述第一布线层420延伸至所述外围区412的晶圆410上。使所述第一布线层420延伸至所述外围区412的晶圆410上的做法，能够为后续隔离层的形成提供更大的工艺空间和工艺窗口，从而获得更高的制造良率和更好的器件性能。

需要说明的是，本实施例中，提供所述晶圆410之后，形成所述第一布线层420之前，所述形成方法还包括：在所述晶圆410上形成下部钝化层414；所述第一布线层420形成于所述下部钝化层414上。

所述下部钝化层414用于实现所述第一布线层420和所述晶圆410之间的电绝缘；所述第一布线层420通过贯穿所述下部钝化层440的铝插塞实现与所述内部电路的顶层金属的电连接。

具体的，所述下部钝化层414为叠层结构，包括：位于所述晶圆410上的下部第一氮化硅层、位于所述下部第一氮化硅层上的下部第一TEOS层、位于所述下部第一TEOS层上的下部第二氮化硅层以及位于所述下部第二氮化硅层上的下部第二TEOS层。

其中，所述下部第一氮化硅层的厚度在到范围内，例如：所述下部第一TEOS层的厚度在到范围内，例如：所述下部第二氮化硅层的厚度在到范围内，例如：所述下部第二TEOS层的厚度在到范围内，例如：

本发明其他实施例中，所述下部钝化层也可以仅包括氮化硅层和位于所述氮化硅层上的TEOS层；或者，所述下部钝化层也可以为氮化硅层或者TEOS层的单层结构。

此外，所述封装结构还具有所述密封环；所述隔离层440露出所述密封环；为了保证所述第一布线层420的电绝缘性能，所述第一布线层420与所述密封环电隔离。

由于所述密封环和所述第一布线层421上均覆盖有所述上部钝化层430，因此所述第一布线层420的侧壁421与所述密封环朝向所述第一布线层420侧壁421的侧壁(图中未示出)上也具有所述上部钝化层230(图中未示出)，所以所述密封环和所述第一布线层421至少通过所述上部钝化层430实现电绝缘。

继续参考图11，在所述第一布线层420的顶部和侧壁上形成上部钝化层430，所述上部钝化层430还延伸至所述晶圆410上。

所述上部钝化层430用于对所述第一布线层420提供电绝缘，用于实现所述第一布线层420与后续所形成导电膜层之间的电隔离。

本实施例中，所述上部钝化层430的材料包括氮化硅。

具体的，所述上部钝化层430为叠层结构，包括：TEOS层和位于所述TEOS上的氮化硅层。TEOS层的材料为正硅酸乙酯(Tetraethyl Orthosilicate，TEOS)，能够在所述氮化硅层和所述第一布线层420之间起到过渡作用，从而有利于提高所述氮化硅层和所述第一布线层420之间的结合下，改善所述氮化硅层和所述第一布线层420之间直接接触而造成的应力突变问题。

本实施例中，所述TEOS层的厚度在到范围内，例如 所述TEOS层的厚度不宜太大也不宜太小。所述TEOS层的厚度如果太大，则所述TEOS层在所述氮化硅层和所述第一布线层120之间所起的过渡作用有限，不利于改善应力突变问题；所述TEOS层的厚度如果太小，则可能会引起材料浪费、增大工艺难度的问题，不利于满足半导体小型化微型化的发展趋势。此外，所述氮化硅层的厚度在到范围内，例如，

本发明其他实施例中，所述上部钝化层的材料也可以为氮化硅层的单层结构；或者包含氮化硅层的其他叠层结构。

所述上部钝化层430不仅覆盖所述第一布线层420的顶部和侧壁，且延伸至所述下部钝化层414上，与所述下部钝化层414一起，实现所述第一布线层420的电绝缘。

需要说明的是，所述上部钝化层430内具有第一开口431，所述第一开口431贯穿所述上部钝化层430，底部露出所述第一布线层420。

所述第一开口431用于为后续插塞的形成提供工艺空间。具体的，可以通过掩膜刻蚀的方式在所述上部钝化层430内形成所述第一开口431。形成所述第一开口431的工艺过程，本发明再次不再赘述。

还需要说明的是，本实施例中，提供所述晶圆410之后，形成所述上部钝化层230之前，所述形成方法还包括：在所述外围区412的晶圆410上形成密封环(图中未示出)，所述密封环包围所述芯片区411。

所述密封环与所述初始密封环的顶层金属一起，用于构成密封环结构，以实现所述封装结构的密封，从而实现所述封装结构内半导体器件与外部环境的隔离。所述所述上部钝化层130还延伸至所述密封环的表面，以保护所述密封环，从而保证所述密封环结构的密封效果，保证所述封装结构电学性能。

参考图12至图14，在所述上部钝化层430上形成隔离层440(如图14所示)，所述隔离层440设置于所述芯片区411上且延伸至部分所述外围区412上。

所述隔离层440能够实现所述封装结构内部半导体器件和外部环境的隔离，用于为所述封装结构提供绝缘条件；所述隔离层440还能够保护所述上部钝化层430，起到应力缓冲的作用。

本实施例中，所述隔离层440的材料为塑胶材料。具体的，所述隔离层440的材料为苯基苯并二恶唑树脂。本发明其他实施例中，所述隔离层的材料还可以为聚酰亚胺树脂等其他塑胶材料。

需要说明的是，本实施例中，如图14所示，所述第一布线层420延伸至所述外围区412的晶圆410上，且所述隔离层440至少露出所述第一布线层420的侧壁421。所以所述第一布线层420在所述晶圆410表面的投影延伸至所述隔离层440在所述晶圆410表面投影的范围之外。

由于所述第一布线层420的侧壁421用于构成台阶拐角区域，应力老化点位于所述台阶拐角区域附近；使所述隔离层440至少露出所述第一布线层420侧壁421的做法，能够使所述隔离层440露出所述台阶拐角区域，从而露出所述应力老化点的位置，因此这种做法，能够使所述隔离层440对所述上部钝化层430施加应力作用的位置避开应力老化点的位置，从而降低所述上部钝化层430在应力老化点位置处开裂的几率；还能够避免所述第一布线层420所产生的外推应力作用与所述隔离层440所产生的向上拖拉应力作用相重叠。

应力老化点位置的避开以及避免两种应力作用相重叠，都能够有效降低所述上部钝化层430开裂的几率，减少所述第一布线层420暴露现象的出现，有利于改善上部钝化层430开裂、第一布线层420受腐蚀的问题，有利于提高所述封装结构的性能。

具体的，本实施例中，所述隔离层440露出部分所述第一布线层420，即露出所述第一布线层420的侧壁421以及所述第一布线层420的部分顶部，因此，平行所述晶圆410表面的方向上，所述隔离层440的侧壁位于所述第一布线层420的侧壁421与所述芯片区411之间。

所述第一布线层420包括至少1个的中心布线层和2个边缘布线层。其中，在平行所述晶圆410表面内，且垂直延伸方向上，所述2个边缘布线层分别位于所述至少1个的中心布线层的两侧。

沿延伸方向上，所述中心布线层和所述边缘布线层的尺寸均大于所述隔离层440的尺寸，所述隔离层440覆盖部分所述中心布线层和所述边缘布线层，露出所述中心布线层和所述边缘布线层沿延伸方向的两端。

垂直延伸方向上，所述边缘布线层沿芯片区411指向外围区412的方向延伸，延伸至所述隔离层440所露出的外围区412上，因此垂直延伸方向上，所述边缘布线层的尺寸大于所述中心布线层的尺寸，所述隔离层覆盖部分所述边缘布线层，露出靠近所述外围区412的部分所述边缘布线层。

需要说明的是，本发明其他实施例中，所述第一布线层延伸至所述外围区的晶圆上，且所述隔离层的侧壁也可以与所述第一布线层的侧壁齐平，因此所述第一布线层在所述晶圆表面的投影均在所述隔离层在所述晶圆表面投影的范围之内。

具体的，所述隔离层的侧壁与所述第一布线层的侧壁齐平。所以沿延伸方向上，所述中心布线层和所述边缘布线层的尺寸均与所述隔离层的尺寸相等，所述隔离层覆盖所述中心布线层和所述边缘布线层；垂直延伸方向上，所述边缘布线层沿芯片区指向外围区的方向延伸，但是所述边缘布线层的侧壁与所述隔离层的侧壁相齐平。

需要说明的是，所述隔离层的侧壁可以与所述中心布线层和所述边缘布线层均齐平；所述隔离层也可以露出所述中心布线层和所述边缘布线层的侧壁和部分顶部。这种两种做法均为实例。本发明其他实施例中，所述隔离层在保证露出所述中心布线层和所述边缘布线层的侧壁的前提下，也可以只露出所述中心布线层和所述边缘布线层中一个的部分顶部。

另外，本实施例中，所述封装结构还包括：所述密封环；所述隔离层440露出所述密封环。

此外，本实施例中，所述封装结构还包括：位于所述隔离层440内的第二布线层450，所述隔离层440覆盖所述第二布线层450。

所述第二布线层450能够实现所述第一布线层440与外部电路的连接，为后续球焊(Ball Bonding)提供基础，使新的电连接位置满足对焊料球最小间距的要求；还能够对所述第一布线层440的电连接位置进行重新布局，使新的电连接位置按照阵列排布，从而合理安排球焊的位置。

所述第二布线层450位于所述隔离层440内，被所述隔离层440覆盖；所述第二布线层450与所述第一布线层440之间通过插塞(图中未示出)实现电连接。

如图5所示，本实施例中，所述封装结构包括多个所述第二布线层450，所述多个第二布线层450在所述芯片区411上平行排列。在平行所述晶圆410表面内，所述第二布线层450的宽度大于所述第一布线层440的宽度，即垂直延伸方向，所述第二布线层450的尺寸大于所述第一布线层440的尺寸。

所述第二布线层450的材料也为金属。具体的，本实施例中，所述第二布线层450的材料设置为为铜。与铝相比，将所述第二布线层450的材料设置为铜的做法，能够有效提高后续球焊的可靠性，有利于提高制造良率和器件性能。

形成所述隔离层440的步骤包括：如图12所示，在所述上部钝化层430上形成第一隔离层443；如图13所示，在所述第一隔离层443上形成与所述第一布线层420电连接的第二布线层450；如图14所示，在所述第一隔离层443和所述第二布线层450上形成第二隔离层444，所述第二隔离层444和所述第一隔离层443用于形成所述隔离层440。

如图12所示，所述第一隔离层443覆盖所述上部钝化层430，用于构成所述隔离层440，加强所述上部钝化层430，并起到应力缓冲的作用。

本实施例中，所述隔离层440的材料为苯基苯并二恶唑树脂，因此所述第一隔离层443的材料也为苯基苯并二恶唑树脂。所以所述第一隔离层443通过涂覆(coating)的方式形成于所述上部钝化层430上。

本发明其他实施例中，所述隔离层的材料还可以为聚酰亚胺树脂或者其他塑胶材料。在所述隔离层的材料为聚酰亚胺树脂或者其他塑胶材料时，所述第一隔离层的材料也设置为聚酰亚胺树脂或者其他树脂，所述第一隔离层也可以通过涂覆的方式形成。

需要说明的是，本实施例中，所述上部钝化层430内具有所述第一开口431(如图11所示)，而且所述第一隔离层443通过涂覆的方式形成，因此所述第一隔离层443填充满所述第一开口431。

此外，本实施例中，所形成隔离层440(如图14所示)至少露出所述第一布线层420的侧壁421；具体的，所形成隔离层440的侧壁位于所述第一布线层420侧壁421和所述芯片区411之间；因此如图12所示，所述第一隔离层443露出所述第一布线层420的侧壁421；具体的，所述第一隔离层443的侧壁443a位于所述第一布线层420侧壁421和所述芯片区411之间。

另外，本发明其他实施例中，所述隔离层的侧壁也可以与所述第一布线层的侧壁齐平；则所述第一隔离层的侧壁与所述第一布线层的侧壁齐平。

如图13所示，所述第二布线层450为再布线层，以实现所述第一布线层440与外部电路的连接。

由于所述第一隔离层443填充满所述第一开口431，因此为了实现所述第二布线层450与所述第一布线层420之间的电连接，为插塞的形成提供空间，所述形成方法还包括：形成所述第一隔离层443之后，形成所述第二布线层450之前，在所述第一隔离层443内形成第二开口432。所述第二开口432的位置与所述第一开口431的位置相对应，贯穿所述第一隔离层443和所述上部钝化层430，底部露出所述第一布线层420。

所述第二布线层450包括第一功能层451和位于所述第一功能层451上的第一连接层452。具体的，形成第二布线层450的步骤包括：在所述第一隔离层443上形成第一功能层451，所述第一功能层451覆盖所述第一隔离层443表面以及所述第二开口432(如图12所示)的底部和侧壁；在所述第一功能层451上形成第一图形层(图中未标示)，所述第一图形层内具有第三开口(图中未示出)，所述第三开口底部露出底部和侧壁覆盖有所述第一功能层451的所述第二开口432；在所述第三开口内形成第一连接层452，所述第一连接层452填充满所述第三开口底部的第二开口432并且填充满所述第三开口。

本实施例中，所述功能层为叠层结构，包括：位于所述第一隔离层443上的阻挡层(图中未示出)和位于所述阻挡层上的种子层(图中未示出)。

所述阻挡层用于防止后续所形成膜层材料原子的扩散，以保证所形成第二布线层450的性能，保证所述第一隔离层443的电绝缘性能。具体的，所述阻挡层的材料为Ti，可以通过原子层沉积的方式形成。

所述种子层用于为后续所述第一连接层的形成提供基础。本实施例，所述第二布线层450的材料为铜，所以所述种子层为铜种子层，可以通过原子层沉积的方式形成。

所述第一图形层用于定义所述第一连接层的位置和尺寸，所述第一图形层内的所述第三开口底部露出所述第二开口，从而使所形成的第二布线层450实现与所述第一布线层420之间的电连接。本实施例中，所述第一图形层为光刻胶层，可以通过涂覆的方式形成，并通过曝光显影的方式在所述第一图形层内形成所述第三开口。

所述第一连接层452用于构成所述第二布线层450，减小所述第二布线层450的电阻，提高所构成第二布线层450的性能。本实施例中，所述第一连接层452的材料为铜，可以通过电镀的方式形成。

形成所述第一连接层452、构成所述第二布线层450之后，形成所述第二隔离层444。所述第二隔离层444覆盖所述第一隔离层443和所述第二布线层450，用于与所述第一隔离层443一起构成所述隔离层430，以实现所述封装结构的表面平坦化，并保护所述第二布线层450，实现所述第二布线层450的电隔离。

本实施例中，所述隔离层440的材料为苯基苯并二恶唑树脂，因此所述第二隔离层444的材料也为苯基苯并二恶唑树脂。所以所述第二隔离层444通过涂覆(coating)的方式形成于所述上部钝化层第一隔离层443和所述第二布线层450上。

本发明其他实施例中，所述隔离层的材料还可以为聚酰亚胺树脂或者其他塑胶材料。在所述隔离层的材料为聚酰亚胺树脂或者其他塑胶材料时，所述第二隔离层的材料也设置为聚酰亚胺树脂或者其他树脂，所述第二隔离层也可以通过涂覆的方式形成。

由于所形成隔离层440(如图14所示)至少露出所述第一布线层420的侧壁421；具体的，所形成隔离层440的侧壁位于所述第一布线层420侧壁421和所述芯片区411之间；因此所述第二隔离层444露出所述第一布线层420的侧壁421；具体的，所述第二隔离层444的侧壁443a位于所述第一布线层420侧壁421和所述芯片区411之间。

另外，本发明其他实施例中，所述隔离层的侧壁也可以与所述第一布线层的侧壁齐平；则所述第二隔离层的侧壁与所述第一布线层的侧壁齐平。

需要说明的是，为了使所述第一隔离层443和所述第二隔离层444能够构成所述隔离层440，并且保证所述隔离层440的电绝缘性能，形成所述第一连接层452之后，所述形成方法还包括：去除所述第一图形层以及所述第一连接层452露出的第一功能层451。去除所述第一功能层451能够露出未覆盖有所述第二布线层450的第一隔离层443，从而使所述第二隔离层444能够直接覆盖于所述第一隔离层443上，提高所形成隔离层440的性能和电绝缘；保证所述隔离层440的保护能力和电隔离能力。

参考图15，在所述外围区412上的隔离层440内形成贯穿部分厚度的隔离槽441，所述隔离槽441包围所述芯片区412。

所述隔离槽441位于所述外围区412的所述隔离层440内，贯穿所述隔离层440的部分厚度。

所述隔离槽441的形成，破坏了所述隔离层440材料分子结构(Molecularstructure)的连续性，从而能够阻断所述隔离层440内应力作用的传导，使所述隔离层440内所传导的应力作用一定程度上得以释放；特别是能够减小所述外围区412上的隔离层440内的应力作用，从而减小所述隔离层440对所述上部钝化层430所施加的向上拖拉的应力作用，因此所述隔离槽440的设置能够有效降低所述上部钝化层430受到的向上拖拉的应力作用，降低所述上部钝化层430开裂的几率，进而减少所述第一布线层414暴露现象的出现，有利于改善上部钝化层430开裂、第一布线层414受腐蚀的问题，有利于提高所述封装结构的性能。

如图5所示，本实施例中，所述隔离槽440为包围所述芯片区411的环形。由于所述上部钝化层430中的应力老化点位于台阶拐角区域附近，因此将所述隔离槽440设置为包围所述芯片区411的环形，能够尽量减少所述外围区412上隔离层440内的应力，从而减小所述台阶拐角区域附近所述隔离层440对所述上部钝化层430所施加的向上拖拉的应力作用，有利于改善上部钝化层430开裂、第一布线层414受腐蚀的问题，有利于提高所述封装结构的性能。

具体的，所述隔离槽441包括至少三个相互连通的直槽，相邻直槽之间圆滑过渡。本实施例中，连接相邻直槽的转角为圆角。

使相邻直槽之间圆滑过渡的做法，能够使所述隔离槽的延伸方向与所述隔离层440内应力作用的传导方向相垂直，以提高所述隔离槽441对所述隔离层440内应力作用传导的阻断效果，提高所述隔离层440内应力作用的释放效果，从而达到减小所述隔离层440所产生向上拖拉应力作用的目的，有利于改善上部钝化层430开裂、第一布线层420受腐蚀的问题，有利于提高所述封装结构的性能。

具体的，如图5所示，本实施例中，所述芯片区411为方形，所述外围区412为方环形；所述隔离槽441为圆角方环形，也就是说，所述隔离槽141在所述晶圆110表面的投影为圆角方环形。

需要说明的是，所述隔离槽441对所述隔离层440内应力作用传导的阻断效果与所述隔离槽441的深度D以及所述隔离层440的厚度相关。

本实施例中，所述隔离槽441深度D占所述隔离层440厚度T的1/2以上。所述隔离槽441深度D占所述隔离层440厚度T的比值不宜太小。所述隔离槽441深度D占所述隔离层440厚度T的比值如果太小，则会影响所述隔离槽441对所述隔离层440内应力作用传导的阻断效果，不利于所述隔离层440内应力作用的释放，不利于减小所述隔离层所产生向上拖拉的应力作用，可能会影响上部钝化层430开裂、第一布线层420受腐蚀问题的改善。

需要说明的是，所述隔离槽441贯穿所述隔离层440的部分厚度，所述隔离槽441底部还有部分厚度的所述隔离层440剩余，以使所述隔离槽141两侧的隔离层440相连，从而使所述隔离槽441能够实现其阻断应力传导、实现应力释放的作用。

本实施例中，所述隔离层440内还具有第二布线层450，所述隔离槽441的深度大于或等于所述第二布线层450的深度，即垂直所述晶圆410表面的方向上，所述隔离槽441底部和所述晶圆410表面之间的距离小于或等于所述第二布线层450靠近所述晶圆410的表面与所述晶圆410表面之间的距离。使所述隔离槽441的深度大于或等于所述第二布线层450的深度，能够有效保证所述隔离槽441对所述隔离层440内应力作用传导的阻断作用，从而有利于改善上部钝化层430开裂、第一布线层420受腐蚀的问题，有利于提高所述封装结构的性能。具体的，所述隔离层440厚度在10μm到16μm范围内；所述隔离槽441深度在5μm到8μm范围内。

另外，本实施例中，所述隔离槽441的宽度W在5μm到8μm范围内，即垂直所述隔离槽441延伸方向，所述隔离槽441的尺寸在5μm到8μm范围内。所述隔离槽441的宽度W不宜太大也不宜太小。由于所述第二布线层450端部与所述隔离层440侧壁之间的空间有限，因此所述隔离槽441的宽度如果太大，可能会露出所述第二布线层450，从而无法保证所述第二布线层450的绝缘环境，可能会出现所述第二布线层450露出而被腐蚀的问题；所述隔离槽441的宽度如果太小，则可能会影响所述隔离槽441对所述隔离层440内应力作用传导的阻断作用，影响所述隔离层440内应力作用的释放，不利于改善上部钝化层430开裂、第一布线层420受腐蚀的问题。

此外，本实施例中，所述封装结构还包括：所述密封环(图中未示出)，所述隔离层440露出所述密封环；所以所述隔离槽441位于所述密封环和所述芯片区411之间。

形成所述隔离槽441之后，本实施例中，所述形成方法还包括：对所述隔离层440进行退火处理。

所述退火处理作为固化处理过程，以提高所述隔离层440致密度和绝缘性能。所述退火处理过程中所述隔离层440会发生收缩，从而在所述隔离层440内产生较强的应力作用；由于所述隔离层440内设置有所述隔离槽441，阻断了所述隔离层440内应力作用的传导，所述隔离层440内的应力作用得以释放，所述隔离层440对所述上部钝化层430施加的向上拖拉的应力作用得以减小，能够有效的改善上部钝化层430开裂、第一布线层414受腐蚀的问题，有利于提高所述封装结构的性能。

所述退火处理的退火温度在200℃以上。具体的，本实施例中，所述退火处理的温度可能大于300℃。所述退火温度不宜太低。所述退火处理的退火温度如果太低，则会影响所述隔离层440的固化效果，不利于所述隔离层440致密度和绝缘性能的提高。

本实施例中，所述封装结构还包括：连接柱460(如图17所示)，所述连接柱460贯穿所述第二布线层450上的隔离层440，与所述第二布线层450电连接。

所述连接柱160用于为后续进行球焊提供工艺基础，从实现后续所形成焊球与所述第二布线层150之间的电连接。

如图5所示，平行所述晶圆110表面的平面且垂直所述第二布线层150延伸方向，所述连接柱160的尺寸大于所述第二布线层150的尺寸，从而降低后续球焊的难度，有利于制造良率和器件性能的提高。

所以如图15所示，形成所述隔离槽440步骤包括：在所述隔离层440内形成通孔445和所述隔离槽441，所述通孔445贯穿所述第二隔离层444，底部露出所述第二布线层450，所述隔离槽441贯穿所述第二隔离层444以及部分厚度的所述第一隔离层443。

所述通孔445为后续形成与所述第二布线层450电连接的连接柱460提供空间，所述隔离槽441与所述通孔445可以通过同一工艺步骤形成，因此所述隔离槽441的形成无需增加额外的工艺步骤，不会造成工艺成本提高，有利于成本控制，有利于实现提高性能和控制成本的兼顾。

如图15所示，由于所述隔离层440的材料为塑胶材料。具体的，所述隔离层440的材料为苯基苯并二恶唑树脂；因此可以通过掩膜曝光显影的方式形成贯穿所述第二隔离层444的所述通孔445以及贯穿所述第二隔离层444和部分厚度所述第一隔离层443的所述隔离槽441。

本发明其他实施例中，所述隔离层的材料还可以为聚酰亚胺树脂等其他塑胶材料。在所述隔离层的材料为聚酰亚胺等其他塑胶材料时，所述通孔和所述隔离槽也可以通过掩膜曝光显影的方式形成。

结合参考图16和图17，形成所述隔离槽441和所述通孔445之后，所述形成方法还包括：在所述通孔445内形成所述连接柱460。

所述连接柱460包括第二功能层461和位于所述第二功能层461上的第二连接层462。具体的，形成连接柱460的步骤包括：在所述隔离层440上形成第二功能层461，所述第二功能层461覆盖所述通孔445的侧壁和底部、所述隔离槽441的侧壁和底部以及所述第二隔离层444的表面；在所述第二功能层461上形成第二图形层(图中未标示)，所述第二图形层内具有第四开口(图中未示出)，所述第四开口底部露出底部和侧壁覆盖有所述第二功能层461的所述通孔445；在所述第四开口内形成第二连接层462，所述第二连接层462填充满所述第四开口底部的通孔445并且填充满所述第四开口。

本实施例中，所述功能层为叠层结构，包括：位于所述隔离层440上的阻挡层(图中未示出)和位于所述阻挡层上的种子层(图中未示出)。

所述阻挡层用于防止后续所形成膜层材料原子的扩散，以保证所形成连接柱460的性能，保证所述隔离层440的电绝缘性能。具体的，所述阻挡层的材料为Ti，可以通过原子层沉积的方式形成。

所述种子层用于为后续所述第二连接层的形成提供基础。本实施例，所述连接柱460的材料为铜，所以所述种子层为铜种子层，可以通过原子层沉积的方式形成。

所述第二图形层用于定义所述第二连接层的位置和尺寸，并填充满所述隔离槽441，从而保护所述隔离槽441防止后续工艺造成所述隔离槽441的损伤。

所述第二图形层内的所述第四开口底部露出所述通孔445，从而使所形成的连接柱460实现与所述第二布线层450之间的电连接。本实施例中，所述第二图形层为光刻胶层，可以通过涂覆的方式形成，并通过曝光显影的方式在所述第二图形层内形成所述第四开口。

所述第二连接层462用于构成所述连接柱460，减小所述连接柱460的电阻，提高所构成连接柱460的性能。本实施例中，所述第二连接层462的材料为铜，可以通过电镀的方式形成。

本实施例中，形成所述连接柱460之后，所述形成方法还包括：去除所述第二图形层以及所述连接柱460露出的第二功能层461。去除所述第二图形层以及所述连接柱460露出的第二功能层461，能够有效提高所述隔离层440的性能和电绝缘，保证所述隔离层440的保护能力和电隔离能力。

此外，本发明其他实施例中，所述形成方法还包括：形成所述连接柱之后，在所露出的隔离层上形成覆盖层(图中未示出)。

所述覆盖层位于所述隔离层上，且覆盖所述所述芯片区和所述外围区，所述覆盖层填充满所述隔离槽。

所述覆盖层能够保护所述封装结构不受外界灰尘、水汽以及机械冲击的影响；还能够起到机械支撑和散热的功能。具体的，所述覆盖层的材料为模塑料(MoldingCompound)。

所述覆盖层的材料具有一定的强度和弹性，因此所述覆盖层对隔离槽的填充，并不会影响所述隔离槽对所述隔离层内应力作用传导的阻断作用，不影响所述隔离层内应力作用的释放；而且使具有弹性的覆盖层填充满所述隔离槽，还能够提高所述隔离层内应力作用的释放效果，有利于改善上部钝化层开裂、第一布线层受腐蚀的问题，有利于提高所述封装结构的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种封装结构，其特征在于，包括：

晶圆，所述晶圆包括芯片区以及包围所述芯片区的外围区；

第一布线层，所述第一布线层分立的分布于所述芯片区的晶圆上；

上部钝化层，所述上部钝化层覆盖所述第一布线层的顶部和侧壁，且延伸至所述晶圆上；

隔离层，所述隔离层位于所述上部钝化层上，所述隔离层设置于所述芯片区上且延伸至部分所述外围区上，所述外围区上的隔离层内具有包围所述芯片区的隔离槽，所述隔离槽贯穿所述隔离层的部分厚度。

2.如权利要求1所述的封装结构，其特征在于，所述隔离槽包括至少三个相互连通的直槽，相邻直槽之间圆滑过渡。

3.如权利要求2所述的封装结构，其特征在于，连接相邻直槽的转角为圆角。

4.如权利要求1至3任意一项权利要求所述的封装结构，其特征在于，所述芯片区为方形，所述外围区为方环形；

所述隔离槽为圆角方环形。

5.如权利要求1所述的封装结构，其特征在于，还包括：位于所述隔离层内的第二布线层，所述隔离层覆盖所述第二布线层；

所述隔离槽的深度大于或等于所述第二布线层的深度。

6.如权利要求1或5所述的封装结构，其特征在于，所述隔离槽深度占所述隔离层厚度的1/2以上。

7.如权利要求6所述的封装结构，其特征在于，所述隔离层厚度在10μm到16μm范围内；所述隔离槽深度在5μm到8μm范围内。

8.如权利要求1所述的封装结构，其特征在于，所述隔离槽的宽度在5μm到8μm范围内。

9.如权利要求1所述的封装结构，其特征在于，所述第一布线层延伸至所述外围区的晶圆上，且所述隔离层至少露出所述第一布线层的侧壁。

10.如权利要求9所述的封装结构，其特征在于，所述隔离层的侧壁与所述第一布线层的侧壁齐平；

或者，平行所述晶圆表面的方向上，所述隔离层的侧壁位于所述第一布线层的侧壁与所述芯片区之间。

11.如权利要求1所述的封装结构，其特征在于，还包括：位于所述外围区的晶圆上的密封环，所述密封环包围所述芯片区；

所述隔离层露出所述密封环。

12.如权利要求11所述的封装结构，其特征在于，所述隔离层的侧壁露出所述第一布线层的侧壁；

所述第一布线层与所述密封环电隔离。

13.如权利要求1所述的封装结构，其特征在于，还包括：覆盖层，所述覆盖层位于所述隔离层上，且覆盖所述芯片区和所述外围区，所述覆盖层填充满所述隔离槽。

14.如权利要求13所述的封装结构，其特征在于，所述覆盖层的材料为模塑料。

15.如权利要求1所述的封装结构，其特征在于，所述第一布线层的材料为金属；所述隔离层的材料为塑胶材料。

16.如权利要求1所述的封装结构，其特征在于，所述上部钝化层为叠层结构，包括：上部TEOS层和位于所述上部TEOS上的上部氮化硅层。

17.一种封装结构的形成方法，其特征在于，包括：

提供晶圆，所述晶圆包括芯片区以及包围所述芯片区的外围区；

在所述晶圆上形成第一布线层，所述第一布线层分立的分布于所述芯片区上；

在所述第一布线层的顶部和侧壁上形成上部钝化层，所述上部钝化层还延伸至所述晶圆上；

在所述上部钝化层上形成隔离层，所述隔离层设置于所述芯片区上且延伸至部分所述外围区上；

在所述外围区上的隔离层内形成贯穿部分厚度的隔离槽，所述隔离槽包围所述芯片区。

18.如权利要求17所述的形成方法，其特征在于，形成所述隔离层的步骤包括：

在所述上部钝化层上形成第一隔离层；

在所述第一隔离层上形成与所述第一布线层电连接的第二布线层；

在所述第一隔离层和所述第二布线层上形成第二隔离层，所述第二隔离层和所述第一隔离层用于形成所述隔离层；

在所述隔离层内形成通孔和所述隔离槽，所述通孔贯穿所述第二隔离层，底部露出所述第二布线层，所述隔离槽贯穿所述第二隔离层以及部分厚度的所述第一隔离层。

19.如权利要求17所述的形成方法，其特征在于，形成所述隔离槽之后，还包括：对所述隔离层进行退火处理。

20.如权利要求17所述的形成方法，其特征在于，所述第一布线层延伸至所述外围区的晶圆上，且所述隔离层至少露出所述第一布线层的侧壁。