JPS59232424A - 半導体装置とその製造法 - Google Patents

半導体装置とその製造法

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JPS59232424A
JPS59232424A JP58105843A JP10584383A JPS59232424A JP S59232424 A JPS59232424 A JP S59232424A JP 58105843 A JP58105843 A JP 58105843A JP 10584383 A JP10584383 A JP 10584383A JP S59232424 A JPS59232424 A JP S59232424A
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Japan
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film
insulating film
wiring
polyimide resin
resin
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Tokio Kato
加藤 登季男
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Hitachi Ltd
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    • H01L2924/181Encapsulation

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は樹脂対重形半導体装置して関し、特に半導体基
体への保設膜形成技術に関する。
〔背景技術〕
樹脂封止形半導体集積回路装置において、第1図に示す
ようにシリコン(Sl)半導体基体1の主表面に半導体
酸化膜2をマスクとして選択的不純物拡散等によって半
導体素子を形成し、この素子に接続する単層又は複数層
のアルミニウム(Al)配線3を形成した後、外部から
の水分の浸入による素子の耐圧劣化を防ぐために気相化
学析出−リン・シリケート・〃ラス(OVI)−PSG
)等の無機絶縁膜4を形成し、この無機絶縁膜の機械的
特性を向上させるためにさらにこの」−にポリイミド系
樹脂等の有機絶縁膜5を保蒔的に形成している。そして
上記1配線30表面をポンディングパッドとして取り出
すために上記0 ’V D −1) S G膜とポリイ
ミド系樹脂膜に対してスルーホール(透孔)をあける。
そのために、ホトレジストと称する感光性耐食樹脂によ
るマスク6をさらに設ける。このホトレジストマスク6
を用いて第2図に示すようVXまずポリイミド系樹脂5
をパターンエッチし、次いで又は同時にこの透孔のあけ
られf、:−ホIJ イミド系樹脂をマスクにし又その
下の0vTIJ−PSG膜をパターンエッチして第3図
に示すようにスルーホール7をあけるようにしている。
コノヨうな還択エッチを行った後上記ホトレジストは溶
堺除去するのが普通である。
この工程では、ポリイミド系樹脂、0VD−PSG等が
ザイドエノチされ、微泊日パターンカ1]工が困難であ
る。
ところでホトレジスト自体が41機樹脂からなることか
ら有機絶縁膜の代りにホトレジスト自体いて無機絶縁膜
加工後にホトレジストを除去することなくそのまま残す
ことが考えられる。
しかし、ホトレジストl’lXをそのまま残し、無機絶
縁膜と有機絶縁膜の2層構造を形成することは容易にで
きるが、ホトレジストに使われる樹脂は耐熱性が悪くそ
の後の組立工[程に要する35(+’〜450°Cの温
度に耐えられず、分解が進み実用が困難である。したが
って前述したように有機絶縁膜の上に有機樹脂であるホ
トレジストを重ねろと〜・う複雑なプロセスをとらさろ
を沓なかった。
〔発明の目的〕
本発明の目的は電極配線を育する半導体装f4に2いて
、外部からの水分の浸入を阻市できる無機絶縁膜と、機
械的ストレスを吸収できる有機P3縁膜で二重構造の保
護膜を形成するにあたって、プロセスを簡略化し微細パ
ターン加工が可能で、しかも安価な半導体装置とその製
造法を提供することにある。
〔実施例〕
第4図〜第7図は本発明に、l:ろ−′ノ3相例であっ
て半導体基体−ヒに無機絶縁膜と有機P3緑膜の二重の
保護膜を形成するプロセスを工程断面図で示すものであ
る。以下各工程に従って説明する。
(11第4図において示すシリコン(Sl)等の半導体
基体10表面に公知の選vく拡散法姥従って半導体素子
(同図ではその一部8が示される)を形成し、その際基
体表面に形成された半導体酸化膜2を部分的に取り除き
、半導体素子の一部を露出するコンタクトホトエッチを
行い、この上にアルミニウム(Al)をAMし、バター
ニングエッチして電極配線3を形成する8 (2)プラズマCVD法にエリ全面にプラズマ・シリコ
ン窒化物(P−8iN)を形成し、その上に感光性ポリ
イミド樹脂膜を形成する。この感光性ポリイミド樹脂は
ポリイミド前駆体プレポリマーにアクリル基やメタクリ
レート基などの感光基を結合させることWより、これま
で感光性ポリイミド前駆体の感光寿命が短く現像処理が
面倒である等の欠点をなくしたものである。
この感光性ポリイミド膜によるパターン形成は、ポリイ
ミド前駆体ワニスと感光性化合物(例えばビスアジド化
合物)からなる惑う℃性ポリイミドフェスをスピンナー
塗布し、80’CI5分のプリベーク後、紫外線により
感光し、その後、′N−メチルー2−ピロリドン(NM
P)と水の混合液により現像することで達成できる。
その後、2000G 30分、400℃30分の熱処理
を窒素雰囲気中で行なうことにより、ビスアジド化合物
を分解揮散嘔せ、同時にイミド結合を進行させろことに
より最終的に第5図に示すポリイミド膜9を形成する。
(3)つづいて上記ポリイミド膜9をマスクとしてOI
”4系ガス(例えばOF4 +4 qb ot )によ
るプラズマエッチを行ない、プラズマ窒化膜をエツチン
グすることにより第6図に示すようなスルーホール7を
完成する。
ここで用いたプラズマ窒化膜は水分を全く浸透せず、内
部配線Al腐食保詩作用とし′C著しい効果を有し、ま
た上層ポリイミド膜は外部からの機械的ストレス(例え
ばレジンモールドした場合のレジンからのストレスなど
)を吸収しプラズマ窒化膜が外部からの機械的ストレス
で破壊(クラック)することを有効に防止できる。
上記のようにしてスルーホールをあけた部分のA/配線
に対して、二層配線の場合AAを重ねて蒸着してAl配
線にコンタクトする上層のAl配線のためのAA層を形
成するか、又は第7図に示すようυこl配線:3の露出
する部分に金(Au)ワイヤ】0をボンディングした後
、エポキシ樹脂11をモールドして第8図に示すように
樹脂封止を完成する。同図VC分い−こ12はリード、
13は半導体基板(ベレット)が取付けられろタブであ
る。
〔発明の効果] 本発明によれば、感光性ポリ2イミド樹脂を使うことに
より無機絶縁膜ど高耐熱性有様絶縁膜の二重構造をもつ
半心体素子保カ11へを容易にかつ安価に形成ずろこと
ができる。惑うt性樹脂に在米のホトレジスト膜と異l
、cってポリイミド系樹脂を用いろために、通常σ)半
導体組立T、程における熱処理(最高450’C程度)
には十分に劇えつるため、組立工程プロセスを変更する
ことなく組立が可n目である。
本発明によれは、樹脂封止形の半導体装置において最も
その効果か発掠できる。モールドにより樹脂に発生する
硬化応力又は温度ス)・レスにより発生する半導体ベレ
ットとモールドした樹脂体間の熱対応力はポリイミド膜
が吸収し、樹脂封+h体の外部から樹脂を浸透して浸入
する水分は無機絶縁物(P−8iN)膜により阻止さね
、下層のAl配線が腐食することを防止する。このよう
に有機杷縁膜と無機絶縁膜の両方の特件が有効に作用し
、半導体装置の信頼性を大幅に同上させる。
本発明者が行なったエポキシ樹脂を用いた実験例では、
−556C〜150℃の温度ザイクル試験に訃いて、保
護膜として無機絶縁膜だけを用いた場合20リサイクル
から不良が発生し始め、100(lサイクルでほぼ全数
故障となるが、本発明によろ保ぬ膜を有する半導体装f
aでは20 (1(lサイクルまで全く不良は発生しブ
、rい。
〔その他の実施例〕
第9図は本発明による他の実施例でちってAu線(ワイ
ヤ)ボンディング後ポリイミド樹脂14を溶剤に溶いた
状態でボッティング(滴下)して、感光性ポリイミド膜
衣面及υ・ボンディング部分を覆う厚い(15〜100
μm)のポリイミド膜を形成した場合の形態を示すもの
である。
これまでは無機絶縁膜上VC直接にポリイミド膜をボッ
ティングしているが、大寸法のベレットにフヨると、ベ
レット全面に均一に拡がらなかったり、拡がり過ぎ(ペ
レ、)外部ヘワニスが流れたりする不良が多発するが、
この実施例で述べた本発明の才1り成では同じポリイミ
ド樹脂からなる保mBN上にポリイミド樹脂をボッティ
ングすることから、樹脂間の1ぬれ性」がよくベレット
表面に均一に塗布これるとともに両者間の結合性が高い
ために外部よりの水の没入する隙間がな(保護性が向上
する。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定されろ
ものではな(、その要旨を逸脱しない範囲で種々に変更
可能であることはいうまでもない。
たとえばl配線」−に形成する無機絶縁膜としてシリコ
ン酸化物、例えば0VD−8iQ、、0VD−PSGを
使用することができる。この上に形成する感光性ポリイ
ミド樹脂を使ったポリイミド樹脂被膜は5i02のエッ
チ液であるフン酸系エッチ液やSiN用のドライエッチ
に充分に耐えることもできる。
ポリイミド樹脂はポツティング以外にスクリーン印刷技
術を用いて充分に厚く(30μm以上)形成することも
できる。このような厚いポリイミド樹脂膜はパッケージ
中の不純物により生ずるα線の放射が素子内に入ること
を防止し1、α線によるメモリ破壊等を防止するのに有
効である。
〔利用分野〕
本発明は樹脂封+haれたIC、ダイナミックRAM等
に適用して有効である。
【図面の簡単な説明】
第1図〜第3図はこれまでの半導体装置の保硅膜形成プ
ロセスの例を示す工程断面図である。 第4図〜第7図は本発明の一実施例であって半導体装置
の保饅膜形成プロセスを示す工程断面図である。 第8図は本発明の一実施例であって樹脂封止完了後の半
導体装置の断面図である。 第9回は本発明の他の一実施例であって、樹脂封止前の
半導体装着の一形態を示す断面図である。 1・・・半導体(Si)基体、2・・・半導体酸化物(
SI02)膜、3・・・アルミニウム(Al)配線(電
極)、4・・・無機絶蟲膜、5・・・有機絶縁膜、6・
・・ホトレジスト、7・・・スルーホール、8・” R
’−子領域、9・・感ブC性ポリイミド樹脂脱、10・
・・ワイヤ、11・・・エポキシtlΩj脂封止体、1
2・・・リード、13・・・タブ、14・・・ボノティ
ンダしたポリイミド樹脂。 第1図 / 第  2  図 第  3  図 第  4  図  、  。 、つ    ! 第  6  図 第  7  図 /θ

Claims (1)

  1. 【特許請求の範囲】 1、半導体基体の一生表面に半導体素子とこの素子に接
    続する配線とを有し、上記配線上に保厩膜として無機絶
    R膜と、感光性ポリイミド樹脂膜から形成さt”したホ
    リイミド樹脂膜の2層構造絶縁膜が形成され℃いること
    を特徴とする半導体装置。 2、上記感光性ポリイミド樹脂膜から形成されたポリイ
    ミド脹の上を厚いポリイミド樹脂膜で覆っである特許請
    求の範囲第1迫に記載の半導体装置。 3、半導体基板の一生表1/i7に半導体素子とこの素
    子に接続する配録を形成し、」二記素子及び配線を保進
    するように多層の絶縁膜で覆った上を樹脂成形体により
    封止する半導体装置の製造にあたって、上記多層の絶縁
    膜のうち下層のP3縁膜に無機絶縁膜を使用し、この無
    機絶縁膜」二に上層の絶縁膜として感光性のポリイミド
    系樹脂膜をパターン形成し、上記パターン形成されたポ
    リイミド系樹脂膜をマスクとして下層の無機絶縁膜をパ
    ターン加工することを特徴とする半導体装置の製造法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61228633A (ja) * 1985-04-02 1986-10-11 Hitachi Ltd 薄膜形成方法
JPS6239018A (ja) * 1985-08-14 1987-02-20 Mitsubishi Electric Corp パツシベ−シヨン膜の形成方法
JPS63239955A (ja) * 1987-03-27 1988-10-05 Sony Corp 半導体装置の製造方法
US5070037A (en) * 1989-08-31 1991-12-03 Delco Electronics Corporation Integrated circuit interconnect having dual dielectric intermediate layer
JPH04219235A (ja) * 1990-03-09 1992-08-10 Amoco Corp ポリイミドの厚い多層の製造方法
JPH04323828A (ja) * 1991-04-24 1992-11-13 Nec Yamagata Ltd 半導体装置の製造方法
WO1999049512A1 (fr) * 1998-03-20 1999-09-30 Hitachi, Ltd. Dispositif a semi-conducteur et procede de fabrication associe
EP3151272A1 (en) * 2015-09-30 2017-04-05 Renesas Electronics Corporation Semiconductor device and method of manufacturing semiconductor device

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61228633A (ja) * 1985-04-02 1986-10-11 Hitachi Ltd 薄膜形成方法
JPS6239018A (ja) * 1985-08-14 1987-02-20 Mitsubishi Electric Corp パツシベ−シヨン膜の形成方法
JPS63239955A (ja) * 1987-03-27 1988-10-05 Sony Corp 半導体装置の製造方法
US5070037A (en) * 1989-08-31 1991-12-03 Delco Electronics Corporation Integrated circuit interconnect having dual dielectric intermediate layer
JPH04219235A (ja) * 1990-03-09 1992-08-10 Amoco Corp ポリイミドの厚い多層の製造方法
JPH04323828A (ja) * 1991-04-24 1992-11-13 Nec Yamagata Ltd 半導体装置の製造方法
WO1999049512A1 (fr) * 1998-03-20 1999-09-30 Hitachi, Ltd. Dispositif a semi-conducteur et procede de fabrication associe
US7247576B2 (en) 1998-03-20 2007-07-24 Renesas Technology Corp. Method of manufacturing a semiconductor device
KR100751826B1 (ko) * 1998-03-20 2007-08-23 가부시키가이샤 히타치세이사쿠쇼 반도체장치 및 그 제조방법
US7678706B2 (en) 1998-03-20 2010-03-16 Renesas Technology Corp. Method of manufacturing a semiconductor device
EP3151272A1 (en) * 2015-09-30 2017-04-05 Renesas Electronics Corporation Semiconductor device and method of manufacturing semiconductor device
US9922928B2 (en) 2015-09-30 2018-03-20 Renesas Electronics Corporation Semiconductor device and method of manufacturing semiconductor device

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