JPS6239025A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6239025A JPS6239025A JP17767385A JP17767385A JPS6239025A JP S6239025 A JPS6239025 A JP S6239025A JP 17767385 A JP17767385 A JP 17767385A JP 17767385 A JP17767385 A JP 17767385A JP S6239025 A JPS6239025 A JP S6239025A
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- JP
- Japan
- Prior art keywords
- layer
- film
- polyimide film
- forming
- posiresist
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
金属配線層の被１１々としてポリイミド膜及び該ポリイ
ミド膜上に無機膜を形成する工程を含む半導体装置の製
造方法を提供する。
ミド膜上に無機膜を形成する工程を含む半導体装置の製
造方法を提供する。
本発明は半導体装置の製造方法に係り、特に基板上に形
成された金属配線パターン上の被膜形成方法に関する。
成された金属配線パターン上の被膜形成方法に関する。
従来シリコン基板上に形成された例えばアルミニウム（
Ａβ）の配線パターン上にＣＶＤ法（化学的気相成長法
）によって例えばリン珪酸ガラス（ＰＳＧ）からなる無
機膜をカバー膜としていた。しかしながらそのような素
子ではプラスチックパッケージングをした場合、樹脂の
圧入時、冷却時及び該素子の使用中の熱衝撃時に樹脂の
ストレスによってＡβパターン変形、ずれ等を生じまた
、ストレスを受けた樹脂近傍のカバー膜に大小のクラン
クが発生する。クランクが発生するとそのクラックから
水分が半導体素子内に侵入しＡ１パターンの局部腐食等
を招く。
Ａβ）の配線パターン上にＣＶＤ法（化学的気相成長法
）によって例えばリン珪酸ガラス（ＰＳＧ）からなる無
機膜をカバー膜としていた。しかしながらそのような素
子ではプラスチックパッケージングをした場合、樹脂の
圧入時、冷却時及び該素子の使用中の熱衝撃時に樹脂の
ストレスによってＡβパターン変形、ずれ等を生じまた
、ストレスを受けた樹脂近傍のカバー膜に大小のクラン
クが発生する。クランクが発生するとそのクラックから
水分が半導体素子内に侵入しＡ１パターンの局部腐食等
を招く。
このような欠点を解消するために従来では無機カバー膜
上にポリイミド膜を形成する方法が知られている。しか
し吸湿性の高いポリイミド膜内に保持された水分が何ら
かの原因により解放されてＡｌパッド等の腐食を発生さ
せる。
上にポリイミド膜を形成する方法が知られている。しか
し吸湿性の高いポリイミド膜内に保持された水分が何ら
かの原因により解放されてＡｌパッド等の腐食を発生さ
せる。
上記問題点は、本発明によれば、半導体基板上に金属配
線層を形成した後、該金属配線上に被膜層を形成工程を
含む半導体装置の製造方法において、前記被膜層形成を
まず第１の無機膜を形成し、次に該第１の無機膜上にポ
リイミド膜、更に該ポリイミド膜上に第２の無機膜を形
成することによってなすことを特徴とする半導体装置の
製造方法によって解決される。
線層を形成した後、該金属配線上に被膜層を形成工程を
含む半導体装置の製造方法において、前記被膜層形成を
まず第１の無機膜を形成し、次に該第１の無機膜上にポ
リイミド膜、更に該ポリイミド膜上に第２の無機膜を形
成することによってなすことを特徴とする半導体装置の
製造方法によって解決される。
更に又、上記問題点は本発明によれば半導体基板上に金
属配線層を形成した後、該金属配線上に被膜層を形成工
程を含む半導体装置の製造方法において、 前記被膜層形成をまずポリイミド膜、次に該ポリイミド
膜上に無機膜を形成することによってなすことを特徴と
する半導体装置の製造方法によって解決される。
属配線層を形成した後、該金属配線上に被膜層を形成工
程を含む半導体装置の製造方法において、 前記被膜層形成をまずポリイミド膜、次に該ポリイミド
膜上に無機膜を形成することによってなすことを特徴と
する半導体装置の製造方法によって解決される。
以下、本発明の実施例を図面に基づいて説明する。
第１Ａ図から第１Ｄ図は本発明の一実施例を説明するた
めの工程図であり第２Ａ図から第２Ｄ図は本発明の他の
実施例を説明するための工程図である。
めの工程図であり第２Ａ図から第２Ｄ図は本発明の他の
実施例を説明するための工程図である。
第１Ａ図に示すように、シリコン基板１上にＡＩ！配線
層２を形成した後、全面に約１μの厚さの３８６層３を
ＣＶＤ法により形成する。
層２を形成した後、全面に約１μの厚さの３８６層３を
ＣＶＤ法により形成する。
次に第１Ｂ図に示すように基板表面からの高さが２ない
し２．５μ程度になるようにスピンコード法によってポ
リイミド膜４をＰＳＧ ｊｉ上に形成し、更にその上面
にポジレジスト層５を形成した後、１つのＡｌ配線層上
のポジージスｌ一層５を露光し次に現像除去する。この
ポジレジスト層５の現像除去と同時にポリイミド膜もポ
ジレジスト層５の除去部に連続した部分が除去される。
し２．５μ程度になるようにスピンコード法によってポ
リイミド膜４をＰＳＧ ｊｉ上に形成し、更にその上面
にポジレジスト層５を形成した後、１つのＡｌ配線層上
のポジージスｌ一層５を露光し次に現像除去する。この
ポジレジスト層５の現像除去と同時にポリイミド膜もポ
ジレジスト層５の除去部に連続した部分が除去される。
次に第１Ｃ図に示すように残存したポジレジスト層５を
除去する。
除去する。
次に第１Ｄ図に示すようにＣＶＤ法によって約０．３な
いし０．５μの厚さに５ｉＪ４膜６を形成しく／シスト
を塗布、パターニングする。該レジストパターンをマス
クとしてドライエツチングにより／ｌ’配線Ｎ２が露出
する迄Ｓ＋Ｊａ膜６、及び３８６層３を除去しコンタク
トホール７を形成する。
いし０．５μの厚さに５ｉＪ４膜６を形成しく／シスト
を塗布、パターニングする。該レジストパターンをマス
クとしてドライエツチングにより／ｌ’配線Ｎ２が露出
する迄Ｓ＋Ｊａ膜６、及び３８６層３を除去しコンタク
トホール７を形成する。
ＰＳＧＪ！！のドライエツチングのためＡｌ配線層は損
傷せず又第１Ｄ図でわかるようにコンタク１−ホール７
でポリイミド膜が外に表われないので素子内への水分等
の侵入が防止される。
傷せず又第１Ｄ図でわかるようにコンタク１−ホール７
でポリイミド膜が外に表われないので素子内への水分等
の侵入が防止される。
第二の実施例を説明する。
第２Ａ図に示すようにシリコン基板１上にＡｊ２配線層
２を形成した後、全面に約２μ程度の厚さのポリイミド
膜４をスピンコード法により形成しその上面にポジレジ
ストＭ５を形成し、丁度ＡＩ！配線層２上方の一部ボジ
レジスト層５を露光する。
２を形成した後、全面に約２μ程度の厚さのポリイミド
膜４をスピンコード法により形成しその上面にポジレジ
ストＭ５を形成し、丁度ＡＩ！配線層２上方の一部ボジ
レジスト層５を露光する。
次に第２Ｂ図に示すようにポジレジスト層５を現像する
、この時同時にポリイミド膜４もその部分が除去される
。第２Ｂ図ではポリイミド膜４上のポジレジストＮ５を
全部除去した状態を示す。
、この時同時にポリイミド膜４もその部分が除去される
。第２Ｂ図ではポリイミド膜４上のポジレジストＮ５を
全部除去した状態を示す。
次に第２Ｃ図に示すように約１μの厚さの３８６層３及
び約０．５μの厚さのＳｉ３Ｎ、膜６をプラズマＣＶＤ
法により順次形成する。
び約０．５μの厚さのＳｉ３Ｎ、膜６をプラズマＣＶＤ
法により順次形成する。
次に５ｉＪａ膜Ｇ上にレジストを塗布しバターニング及
び、Ｓｉ、Ｎ、膜６．３８６層３のドライエツチングを
した後、レジストアッシングをしコンタクトホール７ａ
、 ７ｂを形成する。このアッシングによりポリイミ
ド膜２も一部セルファライン（自己整合）的にアッシン
グされる。
び、Ｓｉ、Ｎ、膜６．３８６層３のドライエツチングを
した後、レジストアッシングをしコンタクトホール７ａ
、 ７ｂを形成する。このアッシングによりポリイミ
ド膜２も一部セルファライン（自己整合）的にアッシン
グされる。
〔発明の効果〕
以上説明したように、本発明によれば低弾性率のポリイ
ミドＩＩＩによってストレスが吸収され、しかもポリイ
ミド膜を無機膜で被覆しているため水分等の侵入に対し
ても防止可能である。
ミドＩＩＩによってストレスが吸収され、しかもポリイ
ミド膜を無機膜で被覆しているため水分等の侵入に対し
ても防止可能である。
第１Ａ図から第１Ｄ図は本発明の一実施例を説明するた
めの工程断面図であり、第２Ａ図から第２Ｄ図は不発明
の他の実施例を説明するための工程断面図である。 ■・・・シリコン基板、 ２・・・Ａｌ配線層、３・・
・ＰＳＧ層、 ４・・・ポリイミド膜、５・・・
ポジレジスト層、６・・・Ｓｔ、Ｎ、膜、７．７ａ、７
ｂ・・・コンタクトホール。
めの工程断面図であり、第２Ａ図から第２Ｄ図は不発明
の他の実施例を説明するための工程断面図である。 ■・・・シリコン基板、 ２・・・Ａｌ配線層、３・・
・ＰＳＧ層、 ４・・・ポリイミド膜、５・・・
ポジレジスト層、６・・・Ｓｔ、Ｎ、膜、７．７ａ、７
ｂ・・・コンタクトホール。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に金属配線層を形成した後、該金属配
線上に被膜層を形成工程を含む半導体装置の製造方法に
おいて、 前記被膜層形成をまず第１の無機膜を形成し、次に該第
１の無機膜上にポリイミド膜、更に該ポリイミド膜上に
第２の無機膜を形成することによってなすことを特徴と
する半導体装置の製造方法。 ２、半導体基板上に金属配線層を形成した後、該金属配
線上に被膜層を形成工程を含む半導体装置の製造方法に
おいて、 前記被膜層形成をまずポリイミド膜、次に該ポリイミド
膜上に無機膜を形成することによってなすことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17767385A JPS6239025A (ja) | 1985-08-14 | 1985-08-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17767385A JPS6239025A (ja) | 1985-08-14 | 1985-08-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6239025A true JPS6239025A (ja) | 1987-02-20 |
Family
ID=16035105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17767385A Pending JPS6239025A (ja) | 1985-08-14 | 1985-08-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6239025A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6414925A (en) * | 1987-07-09 | 1989-01-19 | Fujitsu Ltd | Semiconductor device |
| JPH02291129A (ja) * | 1989-04-28 | 1990-11-30 | Nec Corp | 半導体装置 |
| JPH045828A (ja) * | 1990-04-23 | 1992-01-09 | Nec Corp | 半導体装置 |
| US7704149B2 (en) | 2003-10-01 | 2010-04-27 | Ntn Corporation | Fixed type constant velocity joint |
-
1985
- 1985-08-14 JP JP17767385A patent/JPS6239025A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6414925A (en) * | 1987-07-09 | 1989-01-19 | Fujitsu Ltd | Semiconductor device |
| JPH02291129A (ja) * | 1989-04-28 | 1990-11-30 | Nec Corp | 半導体装置 |
| JPH045828A (ja) * | 1990-04-23 | 1992-01-09 | Nec Corp | 半導体装置 |
| US7704149B2 (en) | 2003-10-01 | 2010-04-27 | Ntn Corporation | Fixed type constant velocity joint |
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