KR950021354A - 반도체 소자의 층간 절연막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 층간 절연막을 형성하는 방법에 관한 것으로, 반도체 소자의 다층 금속배선 공정중 금속층간을 절연하는 층간 절연막으로 O3-TEOS(O3-Tetra Ethylene Ortho Silicate)막을 사용하여 평탄화 할때, 금속배선 공정이 완료된 반도체 소자상에 PECVD 방법으로 실리콘 산화막을 증착하고, 건식 방법으로 상기 PECVD 실리콘 산화막을 부분적으로 식각시키는 것에 의하여 PECVD 실리콘 산화막의 표면을 거칠게 만든후, 그 상부에 O3-TEOS 막을 증착하므로 O3-TEOS막의 실리콘 산화막에 대한 표면의존성을 제거시켜 보이드(Void) 발생과 같은 결함을 제거할 수 있는 반도체 소자의 층간 절연막을 형성하는 방법에 관해 기술된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1(a)도 내지 제1(c)도는 본 발명에 의한 반도체 소자의 층간 절연막을 형성하는 단계를 설명하기 위해 도시한 단면도.
제2(a)도 내지 제2(c)도는 본 발명의 다른 실시예에 의한 반도체 소자의 층간 절연막을 형성하는 단계를 설명하기 위해 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : BPSG막
3 : 금속배선 4, 4A, 4B : 실리콘 산화막
5 : O3-TEOS 막 6 : 포토레지스트
Claims (3)
- 금속층간을 절연하는 층간 절연막으로 O3-TEOS막을 사용하는 반도체 소자의 층간 절연막을 형성하는 방법에 있어서, 다수의 금속배선(3)을 포함한 전체구조 상부에 PECVD방법으로 실리콘 산화막(4)을 증착하는 단계와, 상기 단계로부터 식각공정으로 실리콘 산화막(4)을 일부분 식각하여 표면이 거친 실리콘 산화막(4B)을 형성하는 단계와, 상기 단계로부터 표면이 거친 실리콘 산화막(4B) 상부에 O3-TEOS막(5)을 증착, 평탄화하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
- 제1항에 있어서, 상기 실리콘 산화막(4)의 표면을 거칠게하는 식각공정시 건식식각방법, 습식식각방법, N2, NH3, Ar 플라즈마 식각방법중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성방법.
- 제1항에 있어서, 상기 실리콘 산화막(4) 증착후 금속배선(3) 상부에 패턴화된 포토레지스트(6)를 위치시켜 실리콘 산화막(4)의 노출된 부분인 측면과 저면부를 식각하여 표면을 거칠게한 다음, O3-TEOS(5)을 증착, 평탄화하는 것을 포함하는 반도체 소장의 층간 절연막 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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|---|---|---|---|
| KR1019930027001A KR100241516B1 (ko) | 1993-12-09 | 1993-12-09 | 반도체 소자의 층간 절연막 형성방법 |
Applications Claiming Priority (1)
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Publications (2)
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| KR950021354A true KR950021354A (ko) | 1995-07-26 |
| KR100241516B1 KR100241516B1 (ko) | 2000-03-02 |
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ID=66850449
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Country Status (1)
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| KR (1) | KR100241516B1 (ko) |
Cited By (1)
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|---|---|---|---|---|
| KR100416696B1 (ko) * | 1996-10-01 | 2004-03-26 | 주식회사 하이닉스반도체 | 반도체소자의평탄화방법 |
Families Citing this family (1)
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| KR100657149B1 (ko) | 2005-11-15 | 2006-12-13 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
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1993
- 1993-12-09 KR KR1019930027001A patent/KR100241516B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100416696B1 (ko) * | 1996-10-01 | 2004-03-26 | 주식회사 하이닉스반도체 | 반도체소자의평탄화방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100241516B1 (ko) | 2000-03-02 |
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