KR100416696B1 - 반도체소자의평탄화방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 하부막의 제한없이 금속 배선간의 평탄화 실현을 위한 O3-TEOS막을 형성하는 반도체 소자의 평탄화방법을 제공하고자 함.
3. 발명의 해결방법의 요지
하부 전도막이 기형성된 웨이퍼 전체구조 상부에 친수성을 갖는 산화막을 형성하는 단계; 상기 친수성을 갖는 산화막 상부에 상기 산화막의 표면 특성을 소수성화시키기 위한 HMDS(HexaMethyl-DiSilazane)막을 형성하는 단계; 및 전체구조 상부에 O3-TEOS막을 형성하여 평탄화하는 단계를 포함하는 반도체 소자의 평탄화 방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 장치 제조 공정중 반도체 소자의 평탄화 방법에 이용됨.

Description

반도체 소자의 평탄화 방법
본 발명은 반도체 소자의 평탄화 방법에 관한 것으로, 특히 금속배선 간의 평탄화 절연막으로 사용되는, 자기 평탄성을 갖는 O3-TEOS막을 형성하기 위한 반도체 소자의 평탄화 방법에 관한 것이다.
종래에는, 소자의 금속배선이 다층화 됨에 따라 금속층간의 절연과 평탄화를 위해 금속층간 유전체(Inter-Metal-Dielectric: 이하 IMD라 칭함)로 플라즈마 화학 증착법(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 칭함)에 의한실리콘 산화막이나, PECVD 방식에 의한 산화질화막등을 증착하였으나 플라즈마 실리콘 산화막이나, 플라즈마 산화질화막만으로 충분히 평탄화시킬 수 없어서, 자기평탄성을 갖는 O3-TEOS막을 사용하여 갭-필링(Gap Filing)을 용이하게 수행하면서, 금속층간 절연 및 평탄화를 시도하였다.
그러나, 상기 O3-TEOS막 하부에 형성되는 하부막 종류에 따라 즉, 하부막이 강한 친수성을 가지고 있는가 강한 소수성을 가지고 있는가에 따라서 상기 O3-TEOS막의 표면 형상이 영향을 받게 되는데, 상기 O3-TEOS막의 하부막으로 플라즈마 TEOS막이나 열산화막과 같은 강한 친수성을 가지고 있는 막을 사용하게 될 경우 상기 O3-TEOS막내 수분 흡수로 인한 필름의 열화로 소자의 페일을 발생하게된다.
따라서, O3-TEOS막의 하부에 형성되는 하부막은 상기 O3-TEOS막의 하부의 존성이 약하게 나타나는 재료만으로 제한되어 사용해 오고 있는 실정이다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 하부막의 제한없이 금속배선간의 평탄화 실현을 위한 O3-TEOS막을 형성하는 반도체 소자의 평탄화방법을 제공하는데 그 목적이 있다.
도1은 본 발명의 일실시예에 따른 반도체 소자의 평탄화 방법을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체 기판 20 : 금속배선
30 : 산화막 40 : HMDS
50 : O3-TEOS막
상기 목적을 달성하기 위하여 본 발명은, 하부 전도막이 기형성된 웨이퍼 전체구조 상부에 친수성을 갖는 산화막을 형성하는 단계; 상기 친수성을 갖는 산화막상부에 상기 산화막의 표면 특성을 소수성화시키기 위한 HMDS(HexaMethyl-DiSilazane)막을 형성하는 단계; 및 전체구조 상부에 O3-TEOS막을 형성하여 평탄화하는 단계를 포함하는 반도체 소자의 평탄화 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 반도체 소자의 평탄화 방법을 나타낸 단면도로서, 금속배선(20)이 형성된 반도체 기판(10)상에 층간절연막으로 산화막(30)을 형성한 후, 상기 산화막(30) 상부에 HMDS(Hexamethyldisilazane ; 이하 HMDS라 칭함)막(40)을 도포하고, 상기 HMDS막(40)에 대해 베이킹 공정을 실시하여 상기 HMDS막(40)의 접찹력을 향상시켜 상기 하부의 산화막(30)의 표면을 소수성화시킨 다음, 전체구조 상부에 O3-TEOS막(50)을 증착하여 평탄화한 것을 도시한 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 자기 평탄화 특성이 우수한 O3-TEOS막의 형성 공정시 상기 O3-TEOS막의 하부에 형성되는 하부막을 막의 성질에 제한없이 형성한 후, 상기 하부막상부에 HMDS를 도포하고 베이킹하여 상기 하부막 표면을 소수성화시킴으로써, 후속 O3-TEOS막을 형성시 야기되는 필름의 열화로 인한 소자의 불량을 방지할 수 있어 소자의 신뢰성 향상 및 제조 수율 향상을 꾀할 수 있다.

Claims (1)

  1. 하부 전도막이 기형성된 웨이퍼 전체구조 상부에 친수성을 갖는 산화막을 형성하는 단계;
    상기 친수성을 갖는 산화막 상부에 상기 산화막의 표면 특성을 소수성화시키기 위한 HMDS(HexaMethyl-DiSilazane)막을 형성하는 단계; 및
    전체구조 상부에 O3-TEOS막을 형성하여 평탄화하는 단계
    를 포함하는 반도체 소자의 평탄화 방법
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198690A (ja) * 1992-01-20 1993-08-06 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPH06163723A (ja) * 1992-11-26 1994-06-10 Nec Corp 半導体装置およびその製造方法
JPH07130844A (ja) * 1993-11-02 1995-05-19 Matsushita Electron Corp 層間絶縁膜の形成方法
KR950015641A (ko) * 1993-11-12 1995-06-17 오오가 노리오 Cvd 방법 및 cvd 장치
KR950021354A (ko) * 1993-12-09 1995-07-26 김주용 반도체 소자의 층간 절연막 형성방법
KR960010910A (ko) * 1994-09-08 1996-04-20 산화막의 성막방법
KR0169602B1 (ko) * 1994-12-29 1999-02-01 김영환 다층 배선 형성방법
KR100240269B1 (ko) * 1996-04-24 2000-01-15 김영환 반도체 장치의 평탄화 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198690A (ja) * 1992-01-20 1993-08-06 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPH06163723A (ja) * 1992-11-26 1994-06-10 Nec Corp 半導体装置およびその製造方法
JPH07130844A (ja) * 1993-11-02 1995-05-19 Matsushita Electron Corp 層間絶縁膜の形成方法
KR950015641A (ko) * 1993-11-12 1995-06-17 오오가 노리오 Cvd 방법 및 cvd 장치
KR950021354A (ko) * 1993-12-09 1995-07-26 김주용 반도체 소자의 층간 절연막 형성방법
KR960010910A (ko) * 1994-09-08 1996-04-20 산화막의 성막방법
KR0169602B1 (ko) * 1994-12-29 1999-02-01 김영환 다층 배선 형성방법
KR100240269B1 (ko) * 1996-04-24 2000-01-15 김영환 반도체 장치의 평탄화 방법

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