JPH06163723A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06163723A JPH06163723A JP4317005A JP31700592A JPH06163723A JP H06163723 A JPH06163723 A JP H06163723A JP 4317005 A JP4317005 A JP 4317005A JP 31700592 A JP31700592 A JP 31700592A JP H06163723 A JPH06163723 A JP H06163723A
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Abstract
(57)【要約】
【目的】微細化された半導体素子を有する半導体装置に
適した層間絶縁膜を提供する。 【構成】半導体素子がノンドープのCVDシリコン酸化
膜110により覆われ、この上にBPSG膜120,オ
ゾン・テオスNSG膜130a,およびオゾン・テオス
NSG膜131からなる層間絶縁膜が形成されている。
このBPSG膜120の膜厚は50nm以上,200n
m以下であり、このBPSG膜120は700℃以上,
800℃以下の温度で熱処理される。上記オゾン・テオ
スNSG膜130a,131も、それぞれ700℃以
上,800℃以下の温度で熱処理さる。
適した層間絶縁膜を提供する。 【構成】半導体素子がノンドープのCVDシリコン酸化
膜110により覆われ、この上にBPSG膜120,オ
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NSG膜131からなる層間絶縁膜が形成されている。
このBPSG膜120の膜厚は50nm以上,200n
m以下であり、このBPSG膜120は700℃以上,
800℃以下の温度で熱処理される。上記オゾン・テオ
スNSG膜130a,131も、それぞれ700℃以
上,800℃以下の温度で熱処理さる。
Description
【0001】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に高融点導電体材料からなる下層配線
層とアルミニウム系金属膜からなる上層配線との間に設
けられる層間絶縁膜とその製造方法に関する。
造方法に関し、特に高融点導電体材料からなる下層配線
層とアルミニウム系金属膜からなる上層配線との間に設
けられる層間絶縁膜とその製造方法に関する。
【0002】
【従来の技術】従来のアルミニウム系金属膜からなる上
層配線を有する半導体装置,例えばMOS半導体装置で
は、層間絶縁膜としてBPSG膜が広く用いられてい
た。このようなMOS半導体装置の形成方法の要旨は以
下の通りである。シリコン基板表面に拡散層および多結
晶シリコン配線を含んでなる半導体素子が形成され、全
面にノンドープの絶縁膜が形成される。その後、全面に
BPSG膜が形成される。このノンドープの絶縁膜は、
このBPSG膜からのリン,あるいはボロンが上記拡散
層に拡散されるのを防ぐためである。このBPSG膜
は、例えば900℃程度の窒素あるいはスチーム雰囲気
での熱処理によりリフローされ、表面がなめらかにな
る。BPSG膜をリフローするためには、850℃以上
の温度が必要である。このBPSG膜とノンドープの絶
縁膜とに開口部が設けられ、アルミニウム系金属膜から
なる上層配線が形成される。層間絶縁膜としてBPSG
膜が採用された主なる理由は、ゲッタリング性とこのリ
フロー性とにある。
層配線を有する半導体装置,例えばMOS半導体装置で
は、層間絶縁膜としてBPSG膜が広く用いられてい
た。このようなMOS半導体装置の形成方法の要旨は以
下の通りである。シリコン基板表面に拡散層および多結
晶シリコン配線を含んでなる半導体素子が形成され、全
面にノンドープの絶縁膜が形成される。その後、全面に
BPSG膜が形成される。このノンドープの絶縁膜は、
このBPSG膜からのリン,あるいはボロンが上記拡散
層に拡散されるのを防ぐためである。このBPSG膜
は、例えば900℃程度の窒素あるいはスチーム雰囲気
での熱処理によりリフローされ、表面がなめらかにな
る。BPSG膜をリフローするためには、850℃以上
の温度が必要である。このBPSG膜とノンドープの絶
縁膜とに開口部が設けられ、アルミニウム系金属膜から
なる上層配線が形成される。層間絶縁膜としてBPSG
膜が採用された主なる理由は、ゲッタリング性とこのリ
フロー性とにある。
【0003】
【発明が解決しようとする課題】半導体素子の微細化が
進むと、BPSG膜のみで層間絶縁膜を形成する際に、
BPSG膜のリフローに関連した問題が生じる。
進むと、BPSG膜のみで層間絶縁膜を形成する際に、
BPSG膜のリフローに関連した問題が生じる。
【0004】半導体装置の断面図である図6とBPSG
膜の段差被覆性を示すグラフである図7とを併せて参照
すると、成膜した段階でのBPSG膜の段差被覆性に依
存すしてボイドが発生する。
膜の段差被覆性を示すグラフである図7とを併せて参照
すると、成膜した段階でのBPSG膜の段差被覆性に依
存すしてボイドが発生する。
【0005】まず、P型シリコン基板201a上にシリ
コン酸化膜211aが形成され、シリコン酸化膜211
a上に多結晶シリコンゲート電極206aが形成され、
全面に膜厚bのBPSG膜220が形成される場合につ
いて考察する〔図6(a)〕。このBPSG膜220の
リン,およびボロンの濃度は、それぞれ5mol%であ
る。このときの多結晶シリコンゲート電極206aの側
面に形成されたBPSG膜220の最小膜厚がaである
とする。このとき、a/bは、段差被覆性を示すパラメ
ータとなる。このa/bのBPSG膜220膜厚bに対
する依存性は、図7のようになる。すなわち、BPSG
膜220の膜厚bが200nm以下ならば、成膜段階で
の段差被覆性は極めて良好であるが、200nmより厚
いと成膜段階での段差被覆性は悪くなる。しかしなが
ら、BPSG膜220の膜厚bが200nm以下である
と、多結晶シリコンゲート電極とアルミニウム系金属膜
からなる上層配線との間の浮遊容量が大きくなり、好ま
しくない。
コン酸化膜211aが形成され、シリコン酸化膜211
a上に多結晶シリコンゲート電極206aが形成され、
全面に膜厚bのBPSG膜220が形成される場合につ
いて考察する〔図6(a)〕。このBPSG膜220の
リン,およびボロンの濃度は、それぞれ5mol%であ
る。このときの多結晶シリコンゲート電極206aの側
面に形成されたBPSG膜220の最小膜厚がaである
とする。このとき、a/bは、段差被覆性を示すパラメ
ータとなる。このa/bのBPSG膜220膜厚bに対
する依存性は、図7のようになる。すなわち、BPSG
膜220の膜厚bが200nm以下ならば、成膜段階で
の段差被覆性は極めて良好であるが、200nmより厚
いと成膜段階での段差被覆性は悪くなる。しかしなが
ら、BPSG膜220の膜厚bが200nm以下である
と、多結晶シリコンゲート電極とアルミニウム系金属膜
からなる上層配線との間の浮遊容量が大きくなり、好ま
しくない。
【0006】次に、BPSG膜の膜厚が200nmより
厚い場合について述べる。P型シリコン基板201b上
にシリコン酸化膜211bが形成され、シリコン酸化膜
211b上に間隔0.5μmを持って複数の多結晶シリ
コンゲート電極206bが形成され、全面に例えば膜厚
250nmのBPSG膜221が形成される〔図6
(b)〕。BPSG膜221のリン,およびボロンの濃
度は、BPSG膜220のリン,およびボロンの濃度と
同じである。この場合、(段差被覆性が良好ならば成膜
段階でBPSG膜221表面は概略平坦であるが)図7
に示した結果から明かなように、BPSG膜221は成
膜段階でボイド215が発生する。
厚い場合について述べる。P型シリコン基板201b上
にシリコン酸化膜211bが形成され、シリコン酸化膜
211b上に間隔0.5μmを持って複数の多結晶シリ
コンゲート電極206bが形成され、全面に例えば膜厚
250nmのBPSG膜221が形成される〔図6
(b)〕。BPSG膜221のリン,およびボロンの濃
度は、BPSG膜220のリン,およびボロンの濃度と
同じである。この場合、(段差被覆性が良好ならば成膜
段階でBPSG膜221表面は概略平坦であるが)図7
に示した結果から明かなように、BPSG膜221は成
膜段階でボイド215が発生する。
【0007】このボイド215は、BPSG膜221が
リフローされる段階で消滅する。このリフローは前述の
ように850℃以上の温度が必要である。しかしながら
800℃より高い温度で熱処理を行なうと、MOSトラ
ンジスタのソース,ドレイン領域の接合の深さが増大
し、ショートチャネル効果が大きくなる。この現象は、
特にPチャネルMOSトランジスタで顕著である。この
ため、リフローしたBPSG膜により層間絶縁膜を構成
することは、微細化された半導体素子を有する半導体装
置には適さなくなる。
リフローされる段階で消滅する。このリフローは前述の
ように850℃以上の温度が必要である。しかしながら
800℃より高い温度で熱処理を行なうと、MOSトラ
ンジスタのソース,ドレイン領域の接合の深さが増大
し、ショートチャネル効果が大きくなる。この現象は、
特にPチャネルMOSトランジスタで顕著である。この
ため、リフローしたBPSG膜により層間絶縁膜を構成
することは、微細化された半導体素子を有する半導体装
置には適さなくなる。
【0008】近年、段差被覆性の良好な絶縁膜として、
オゾン(O3 )とテトラ・エトキシ・シラン(Si(O
C2 H5 )4 :以後、テオスと記す)との化学気相反応
によるノンドープのシリコン酸化膜(以後、このシリコ
ン酸化膜をオゾン・テオスNSG膜と記す。NSGはN
ondoped Silicate Glassの略)
が着目されている。
オゾン(O3 )とテトラ・エトキシ・シラン(Si(O
C2 H5 )4 :以後、テオスと記す)との化学気相反応
によるノンドープのシリコン酸化膜(以後、このシリコ
ン酸化膜をオゾン・テオスNSG膜と記す。NSGはN
ondoped Silicate Glassの略)
が着目されている。
【0009】このオゾン・テオスNSG膜のみで層間絶
縁膜を構成するには、別の問題点がある。その1つは、
このオゾン・テオスNSG膜自体にゲッタリング機能が
無いことである。さらにこのオゾン・テオスNSG膜
は、成膜段階での含水率が高く、熱処理が必要である。
この熱処理の際に、水分が半導体素子の側にも移動す
る。このことから、このオゾン・テオスNSG膜のみで
層間絶縁膜を構成すると、半導体素子の電気特性が劣化
するという問題がある。
縁膜を構成するには、別の問題点がある。その1つは、
このオゾン・テオスNSG膜自体にゲッタリング機能が
無いことである。さらにこのオゾン・テオスNSG膜
は、成膜段階での含水率が高く、熱処理が必要である。
この熱処理の際に、水分が半導体素子の側にも移動す
る。このことから、このオゾン・テオスNSG膜のみで
層間絶縁膜を構成すると、半導体素子の電気特性が劣化
するという問題がある。
【0010】本発明の目的は、微細化された半導体素子
を有する半導体装置において、ゲッタリング機能を有
し,平坦性の優れた表面を有し,かつ半導体素子の電気
特性を劣化させない層間絶縁膜を提供することにある。
を有する半導体装置において、ゲッタリング機能を有
し,平坦性の優れた表面を有し,かつ半導体素子の電気
特性を劣化させない層間絶縁膜を提供することにある。
【0011】
【課題を解決するための手段】本発明の半導体装置は、
高融点導電体材料からなる下層配線層とアルミニウム系
金属膜からなる上層配線との間の層間絶縁膜が、少なく
ともBPSG膜および該BPSG膜上に積層されたオゾ
ンとテトラ・エトキシ・シランとの化学気相反応による
ノンドープのシリコン酸化膜を含む表面が平坦化された
層間絶縁膜を有する。好ましくは、前記BPSG膜の膜
厚が50nm以上,200nm以下である。
高融点導電体材料からなる下層配線層とアルミニウム系
金属膜からなる上層配線との間の層間絶縁膜が、少なく
ともBPSG膜および該BPSG膜上に積層されたオゾ
ンとテトラ・エトキシ・シランとの化学気相反応による
ノンドープのシリコン酸化膜を含む表面が平坦化された
層間絶縁膜を有する。好ましくは、前記BPSG膜の膜
厚が50nm以上,200nm以下である。
【0012】また、本発明の半導体装置の製造方法は、
シリコン基板表面に拡散層,および多結晶シリコン配線
含んでなる半導体素子を形成し、全面にノンドープの絶
縁膜を形成する工程と、上記ノンドープの絶縁膜上に膜
厚が50nm以上,200nm以下のBPSG膜を形成
し、第1の熱処理を行なう工程と、上記BPSG上にオ
ゾンとテトラ・エトキシ・シランとの化学気相反応によ
るノンドープのシリコン酸化膜を形成し、第2の熱処理
を行なう工程と、上記ノンドープのシリコン酸化膜の表
面にSOG膜を塗布焼成,もしくはフォトレジスト膜を
形成し、上記SOG膜,もしくは上記フォトレジスト膜
が完全に除去されるまでエッチバックを行ない、上記ノ
ンドープのシリコン酸化膜の表面を平坦化する工程と、
上記拡散層,および上記多結晶シリコン配線にそれぞれ
に達する開口部を形成する工程と、アルミニウム系金属
膜からなる上層配線を形成する工程と、を有する。好ま
しくは、上記第1,並びに第2の熱処理が700℃以
上,800℃以下で行なわれる。
シリコン基板表面に拡散層,および多結晶シリコン配線
含んでなる半導体素子を形成し、全面にノンドープの絶
縁膜を形成する工程と、上記ノンドープの絶縁膜上に膜
厚が50nm以上,200nm以下のBPSG膜を形成
し、第1の熱処理を行なう工程と、上記BPSG上にオ
ゾンとテトラ・エトキシ・シランとの化学気相反応によ
るノンドープのシリコン酸化膜を形成し、第2の熱処理
を行なう工程と、上記ノンドープのシリコン酸化膜の表
面にSOG膜を塗布焼成,もしくはフォトレジスト膜を
形成し、上記SOG膜,もしくは上記フォトレジスト膜
が完全に除去されるまでエッチバックを行ない、上記ノ
ンドープのシリコン酸化膜の表面を平坦化する工程と、
上記拡散層,および上記多結晶シリコン配線にそれぞれ
に達する開口部を形成する工程と、アルミニウム系金属
膜からなる上層配線を形成する工程と、を有する。好ま
しくは、上記第1,並びに第2の熱処理が700℃以
上,800℃以下で行なわれる。
【0013】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0014】半導体装置の製造工程の断面図である図1
を参照すると、本発明の第1の実施例は、以下のように
形成される。
を参照すると、本発明の第1の実施例は、以下のように
形成される。
【0015】まず、比抵抗1Ω・cm程度のP型シリコ
ン基板101a表面には、P型チャネルストッパー10
2aおよび膜厚500nm程度のフィールド酸化膜10
3aからなる素子分離領域と、膜厚15nm程度のゲー
ト酸化膜104aとが形成され、ドーズ量3×1012c
m-2程度のボロンのイオン注入によりチャネルドープ層
105が形成される。このゲート酸化膜104aの所定
個所に開口部(図示せず)が形成される。次に、全面に
膜厚300nm程度のN+ 型多結晶シリコン膜が形成さ
れ、このN+ 型多結晶シリコン膜が通常のフォトリソグ
ラフィとドライエッチングによりパターニングされてゲ
ート長(=L)0.4μmの多結晶シリコンゲート電極
106aが形成される。次に、ドーズ量1×1013cm
-2程度,エネルギー30keV程度のリンのイオン注入
により、P型シリコン基板101a表面にN- 型拡散層
107が形成される。続いて、膜厚150nm程度のノ
ンドープのCVDシリコン酸化膜108が、800℃の
成膜温度で全面に形成される〔図1(a)〕。
ン基板101a表面には、P型チャネルストッパー10
2aおよび膜厚500nm程度のフィールド酸化膜10
3aからなる素子分離領域と、膜厚15nm程度のゲー
ト酸化膜104aとが形成され、ドーズ量3×1012c
m-2程度のボロンのイオン注入によりチャネルドープ層
105が形成される。このゲート酸化膜104aの所定
個所に開口部(図示せず)が形成される。次に、全面に
膜厚300nm程度のN+ 型多結晶シリコン膜が形成さ
れ、このN+ 型多結晶シリコン膜が通常のフォトリソグ
ラフィとドライエッチングによりパターニングされてゲ
ート長(=L)0.4μmの多結晶シリコンゲート電極
106aが形成される。次に、ドーズ量1×1013cm
-2程度,エネルギー30keV程度のリンのイオン注入
により、P型シリコン基板101a表面にN- 型拡散層
107が形成される。続いて、膜厚150nm程度のノ
ンドープのCVDシリコン酸化膜108が、800℃の
成膜温度で全面に形成される〔図1(a)〕。
【0016】次に、上記CVDシリコン酸化膜108が
異方性ドライエッチングによりエッチバックされ、この
CVDシリコン酸化膜108からなるスペーサ108a
が上記多結晶シリコンゲート電極108aの側面に形成
される。続いて、ドーズ量5×1015cm-2程度,エネ
ルギー30keV程度の砒素のイオン注入により、P型
シリコン基板101a表面にN+ 型拡散層109aが形
成される。次に、全面に膜厚50nm程度のノンドープ
のCVDシリコン酸化膜110が形成される。このCV
Dシリコン酸化膜110は、次に形成されるBPSG膜
からのリン,あるいはボロンがシリコン基板101,も
しくはN- 型拡散層107,N+ 型拡散層109a等に
拡散するのを防ぐためである。
異方性ドライエッチングによりエッチバックされ、この
CVDシリコン酸化膜108からなるスペーサ108a
が上記多結晶シリコンゲート電極108aの側面に形成
される。続いて、ドーズ量5×1015cm-2程度,エネ
ルギー30keV程度の砒素のイオン注入により、P型
シリコン基板101a表面にN+ 型拡散層109aが形
成される。次に、全面に膜厚50nm程度のノンドープ
のCVDシリコン酸化膜110が形成される。このCV
Dシリコン酸化膜110は、次に形成されるBPSG膜
からのリン,あるいはボロンがシリコン基板101,も
しくはN- 型拡散層107,N+ 型拡散層109a等に
拡散するのを防ぐためである。
【0017】次に、CVD法により膜厚100nm程度
のBPSG膜120が形成される。このBPSG膜12
0のボロン濃度は約5mol%,リン濃度は約5mol
%である。このBPSG膜120の膜厚は、50nm以
上,200nm以下であることが好ましい。BPSG膜
120の膜厚の上限は以下の理由による。図7に図示し
たように、膜厚が200nm以下であるならばBPSG
膜の段差被覆性が優れているが、膜厚が200nmより
厚くなるとBPSG膜の段差被覆性が悪くなる。一方、
BPSG膜120の膜厚の下限は以下の理由による。こ
のBPSG膜120は、ナトリウム等の外部不純物をゲ
ッタリングすることにより、半導体装置を保護するため
のパッシベーション膜として機能している。BPSG膜
がパッシベーション膜として機能するためには、50n
m以上の膜厚が必要となる。
のBPSG膜120が形成される。このBPSG膜12
0のボロン濃度は約5mol%,リン濃度は約5mol
%である。このBPSG膜120の膜厚は、50nm以
上,200nm以下であることが好ましい。BPSG膜
120の膜厚の上限は以下の理由による。図7に図示し
たように、膜厚が200nm以下であるならばBPSG
膜の段差被覆性が優れているが、膜厚が200nmより
厚くなるとBPSG膜の段差被覆性が悪くなる。一方、
BPSG膜120の膜厚の下限は以下の理由による。こ
のBPSG膜120は、ナトリウム等の外部不純物をゲ
ッタリングすることにより、半導体装置を保護するため
のパッシベーション膜として機能している。BPSG膜
がパッシベーション膜として機能するためには、50n
m以上の膜厚が必要となる。
【0018】続いて、このBPSG膜120に、700
℃以上,800℃以下の温度による第1の熱処理が施さ
れる。第1の熱処理が800℃以下の温度で行なわれる
のは、N+ 型拡散層109a等の接合の深さの増大を防
ぐためである。これにより、例えば、MOSトランジス
タのショートチャネル効果の増大が抑止される。また、
第1の熱処理が700℃以上の温度で行なわれるのは、
成膜段階でのこのBPSG膜120に含まれている水分
を除去するためである。なお、この第1の熱処理は、B
PSG膜をリフローするためではない。
℃以上,800℃以下の温度による第1の熱処理が施さ
れる。第1の熱処理が800℃以下の温度で行なわれる
のは、N+ 型拡散層109a等の接合の深さの増大を防
ぐためである。これにより、例えば、MOSトランジス
タのショートチャネル効果の増大が抑止される。また、
第1の熱処理が700℃以上の温度で行なわれるのは、
成膜段階でのこのBPSG膜120に含まれている水分
を除去するためである。なお、この第1の熱処理は、B
PSG膜をリフローするためではない。
【0019】次に、オゾン(O3 )とテオス(Si(O
C2 H5 )4 )との400℃での化学気相反応(常圧C
VD法)により、全面に平均膜厚800nm程度のオゾ
ン・テオスNSG膜130が形成される。オゾン:テオ
スの流量比は、10:1である。成膜段階でのオゾン・
テオスNSG膜130の平坦性については、後述する。
続いて、700℃以上,800℃以下の温度による第2
の熱処理が施される。この第2の熱処理の温度範囲につ
いては、後述する。次に、全面にSOG膜140が塗布
される。このSOG膜140の膜厚は、厚い部分で30
0nm程度である。SOG膜140が100℃でベーク
された後、400℃の窒素(N2 )雰囲気で熱処理され
る〔図1(b)〕。
C2 H5 )4 )との400℃での化学気相反応(常圧C
VD法)により、全面に平均膜厚800nm程度のオゾ
ン・テオスNSG膜130が形成される。オゾン:テオ
スの流量比は、10:1である。成膜段階でのオゾン・
テオスNSG膜130の平坦性については、後述する。
続いて、700℃以上,800℃以下の温度による第2
の熱処理が施される。この第2の熱処理の温度範囲につ
いては、後述する。次に、全面にSOG膜140が塗布
される。このSOG膜140の膜厚は、厚い部分で30
0nm程度である。SOG膜140が100℃でベーク
された後、400℃の窒素(N2 )雰囲気で熱処理され
る〔図1(b)〕。
【0020】次に、上記SOG膜140が完全に除去さ
れるまでエッチバックが行なわれる。これにより、上記
オゾン・テオスNSG膜130は、平坦化された表面を
有するオゾン・テオスNSG膜130aとなる〔図1
(c)〕。なお、SOG膜140の代りにフォトレジス
ト膜をオゾン・テオスNSG膜130上に形成してエッ
チバックを行なってもよい。
れるまでエッチバックが行なわれる。これにより、上記
オゾン・テオスNSG膜130は、平坦化された表面を
有するオゾン・テオスNSG膜130aとなる〔図1
(c)〕。なお、SOG膜140の代りにフォトレジス
ト膜をオゾン・テオスNSG膜130上に形成してエッ
チバックを行なってもよい。
【0021】次に上記多結晶シリコンゲート電極106
aの所定位置,およびN+ 型拡散層109aの所定位置
にそれぞれに達する開口部を形成してもよいが、このオ
ゾン・テオスNSG膜130aの表面は、エッチバック
のため微細な凹凸が形成されている。この微細な凹凸を
緩和しておくことが好ましい。このため、再び全面に膜
厚20nm程度のオゾン・テオスNSG膜131が形成
される。このオゾン・テオスNSG膜131の表面は成
膜段階で平坦である。続いて、上記第2の熱処理と同じ
条件での熱処理が施される。これにより、BPSG膜1
20とオゾン・テオスNSG膜130とオゾン・テオス
NSG膜131とが順次積層された構造の層間絶縁膜が
完成する〔図1(d)〕。なお、上記オゾン・テオスN
SG膜131を形成する代りに、BPSG膜を形成し第
1の熱処理と同じ熱処理を行なうか、あるいは、SOG
膜を塗布,焼成してもよい。
aの所定位置,およびN+ 型拡散層109aの所定位置
にそれぞれに達する開口部を形成してもよいが、このオ
ゾン・テオスNSG膜130aの表面は、エッチバック
のため微細な凹凸が形成されている。この微細な凹凸を
緩和しておくことが好ましい。このため、再び全面に膜
厚20nm程度のオゾン・テオスNSG膜131が形成
される。このオゾン・テオスNSG膜131の表面は成
膜段階で平坦である。続いて、上記第2の熱処理と同じ
条件での熱処理が施される。これにより、BPSG膜1
20とオゾン・テオスNSG膜130とオゾン・テオス
NSG膜131とが順次積層された構造の層間絶縁膜が
完成する〔図1(d)〕。なお、上記オゾン・テオスN
SG膜131を形成する代りに、BPSG膜を形成し第
1の熱処理と同じ熱処理を行なうか、あるいは、SOG
膜を塗布,焼成してもよい。
【0022】その後、上記多結晶シリコンゲート電極1
06aの所定位置,およびN+ 型拡散層109aの所定
位置にそれぞれに達する開口部(図示せず)が形成さ
れ、さらにアルミニウム系金属膜からなる上層配線(図
示せず)が形成され、本実施例による半導体装置が完成
する。
06aの所定位置,およびN+ 型拡散層109aの所定
位置にそれぞれに達する開口部(図示せず)が形成さ
れ、さらにアルミニウム系金属膜からなる上層配線(図
示せず)が形成され、本実施例による半導体装置が完成
する。
【0023】次に、上記第1の実施例におけるオゾン・
テオスNSG膜の平坦性ついて図面を参照して説明す
る。半導体装置の断面図である図2を参照すると、P型
シリコン基板101aa上にシリコン酸化膜111aa
が形成され、シリコン酸化膜111aa上に1つの多結
晶シリコンゲート電極106aaが形成される。次に、
例えば膜厚が800nm程度のBPSG膜に比較して充
分に厚い膜厚を有するオゾン・テオスNSG膜132
が、全面に形成される〔図2(a)〕。このオゾン・テ
オスNSG膜132は、膜厚が厚いにもかかわらず、B
PSG膜(図6(a)参照)と異なり、成膜段階での段
差被覆性が極めて良好である。このため、P型シリコン
基板101ab上にシリコン酸化膜111abが形成さ
れ、シリコン酸化膜111ab上に間隔0.5μmを持
って複数の多結晶シリコンゲート電極106abが形成
されたとき、全面に例えば膜厚800nmのオゾン・テ
オスNSG膜133が形成されても、BPSG膜で見ら
れたようなボイドの発生は起らず、成膜段階での段差被
覆性が極めて良好である〔図2(b)〕。
テオスNSG膜の平坦性ついて図面を参照して説明す
る。半導体装置の断面図である図2を参照すると、P型
シリコン基板101aa上にシリコン酸化膜111aa
が形成され、シリコン酸化膜111aa上に1つの多結
晶シリコンゲート電極106aaが形成される。次に、
例えば膜厚が800nm程度のBPSG膜に比較して充
分に厚い膜厚を有するオゾン・テオスNSG膜132
が、全面に形成される〔図2(a)〕。このオゾン・テ
オスNSG膜132は、膜厚が厚いにもかかわらず、B
PSG膜(図6(a)参照)と異なり、成膜段階での段
差被覆性が極めて良好である。このため、P型シリコン
基板101ab上にシリコン酸化膜111abが形成さ
れ、シリコン酸化膜111ab上に間隔0.5μmを持
って複数の多結晶シリコンゲート電極106abが形成
されたとき、全面に例えば膜厚800nmのオゾン・テ
オスNSG膜133が形成されても、BPSG膜で見ら
れたようなボイドの発生は起らず、成膜段階での段差被
覆性が極めて良好である〔図2(b)〕。
【0024】次に、上記第1の実施例における第2の熱
処理の温度限定について補足説明する。オゾン(O3 )
とテオス(Si(OC2 H5 )4 )との化学気相反応に
おける反応生成物に水分(H2 O)が存在するため、前
述したように、オゾン・テオスNSG膜は成膜段階での
含水率が高い。このため、熱処理が必要となる。熱処理
温度に対するオゾン・テオスNSG膜の含水率比(40
0℃で成膜した時の含水率に対する比)の変化を示す図
3を参照すると、700℃以上の温度で熱処理する必要
がある(BPSG膜も同様の傾向がある)。このグラフ
は、OH基の赤外線吸収強度の測定による。第2の熱処
理が800℃以下の温度で行なわれるのは、第1の熱処
理の上限と同様に、N+ 型拡散層109a等の接合の深
さの増大を防ぐためである。
処理の温度限定について補足説明する。オゾン(O3 )
とテオス(Si(OC2 H5 )4 )との化学気相反応に
おける反応生成物に水分(H2 O)が存在するため、前
述したように、オゾン・テオスNSG膜は成膜段階での
含水率が高い。このため、熱処理が必要となる。熱処理
温度に対するオゾン・テオスNSG膜の含水率比(40
0℃で成膜した時の含水率に対する比)の変化を示す図
3を参照すると、700℃以上の温度で熱処理する必要
がある(BPSG膜も同様の傾向がある)。このグラフ
は、OH基の赤外線吸収強度の測定による。第2の熱処
理が800℃以下の温度で行なわれるのは、第1の熱処
理の上限と同様に、N+ 型拡散層109a等の接合の深
さの増大を防ぐためである。
【0025】NチャネルMOSトランジスタのしきい値
電圧VTHのゲート長L依存性を示すグラフである図4を
参照すると、上記第1の実施例によるNチャネルMOS
トランジスタでは、ゲート長Lが0.4μm以上あれば
ショートチャネル効果は顕著でない。これに対して、従
来技術によると、ショートチャネル効果を抑制するに
は、0.7μm以上のゲート長Lが必要である。
電圧VTHのゲート長L依存性を示すグラフである図4を
参照すると、上記第1の実施例によるNチャネルMOS
トランジスタでは、ゲート長Lが0.4μm以上あれば
ショートチャネル効果は顕著でない。これに対して、従
来技術によると、ショートチャネル効果を抑制するに
は、0.7μm以上のゲート長Lが必要である。
【0026】半導体装置の断面図である図5を参照する
と、本発明の第2の実施例は、下層配線層がN+ 型拡散
層109bおよびN+ 型の多結晶シリコン膜からなる多
結晶シリコンゲート電極106bとシリサイド配線11
4とからなる。P型シリコン基板101b表面にはP型
チャネルストッパー102bおよびフィールド酸化膜1
03bからなる素子分離領域とゲート酸化膜104bと
が形成され、多結晶シリコンゲート電極106bはゲー
ト酸化膜104b上に形成されている。多結晶シリコン
ゲート電極106b,ゲート酸化膜104b,およびフ
ィールド酸化膜103bはノンドープの第1層間絶縁膜
112に覆われている。この第1層間絶縁膜112に設
けられた開口部113を介して、上記シリサイド配線1
14は上記N+ 型拡散層109bに接続されている。シ
リサイド配線114とアルミニウム系金属膜からなる上
層配線(図示せず)との間の第2の層間絶縁膜は、BP
SG膜121と表面が平坦化されたオゾン・テオスNS
G膜134とBPSG膜122とが順次積層されてな
る。これらBPSG膜121およびオゾン・テオスNS
G膜134の形成条件は、上記第1の実施例のBPSG
膜120およびオゾン・テオスNSG膜130の形成条
件とそれぞれ同様である。
と、本発明の第2の実施例は、下層配線層がN+ 型拡散
層109bおよびN+ 型の多結晶シリコン膜からなる多
結晶シリコンゲート電極106bとシリサイド配線11
4とからなる。P型シリコン基板101b表面にはP型
チャネルストッパー102bおよびフィールド酸化膜1
03bからなる素子分離領域とゲート酸化膜104bと
が形成され、多結晶シリコンゲート電極106bはゲー
ト酸化膜104b上に形成されている。多結晶シリコン
ゲート電極106b,ゲート酸化膜104b,およびフ
ィールド酸化膜103bはノンドープの第1層間絶縁膜
112に覆われている。この第1層間絶縁膜112に設
けられた開口部113を介して、上記シリサイド配線1
14は上記N+ 型拡散層109bに接続されている。シ
リサイド配線114とアルミニウム系金属膜からなる上
層配線(図示せず)との間の第2の層間絶縁膜は、BP
SG膜121と表面が平坦化されたオゾン・テオスNS
G膜134とBPSG膜122とが順次積層されてな
る。これらBPSG膜121およびオゾン・テオスNS
G膜134の形成条件は、上記第1の実施例のBPSG
膜120およびオゾン・テオスNSG膜130の形成条
件とそれぞれ同様である。
【0027】上記第2の実施例は、シリサイド配線11
4のような導電性の不純物の拡散に対して問題のない材
料からなる下層配線に対しては、BPSG膜121が直
接に接触することが可能となる。このため、この第2の
層間絶縁膜の表面の平坦性は保たれる。さらに、高融点
導電体材料からなる下層配線層が、導電性の不純物の拡
散に対して問題のない材料からなる複数の下層配線層を
含む場合でも、本実施例を適用することは可能である。
4のような導電性の不純物の拡散に対して問題のない材
料からなる下層配線に対しては、BPSG膜121が直
接に接触することが可能となる。このため、この第2の
層間絶縁膜の表面の平坦性は保たれる。さらに、高融点
導電体材料からなる下層配線層が、導電性の不純物の拡
散に対して問題のない材料からなる複数の下層配線層を
含む場合でも、本実施例を適用することは可能である。
【0028】
【発明の効果】以上説明したように本発明は、高融点導
電体材料からなる下層配線層とアルミニウム系金属膜か
らなる上層配線との間の層間絶縁膜が、少なくともBP
SG膜およびBPSG膜上に積層されたオゾン・テオス
NSG膜を含む表面が平坦化された層間絶縁膜である。
このため、BPSG膜のリフローは不要となり、半導体
素子の微細化に対する制約が低減する。さらにこのBP
SG膜がゲッタリング機能を有することから、層間絶縁
膜の構成にオゾン・テオスNSG膜を採用しても、半導
体素子の電気特性の劣化は回避される。
電体材料からなる下層配線層とアルミニウム系金属膜か
らなる上層配線との間の層間絶縁膜が、少なくともBP
SG膜およびBPSG膜上に積層されたオゾン・テオス
NSG膜を含む表面が平坦化された層間絶縁膜である。
このため、BPSG膜のリフローは不要となり、半導体
素子の微細化に対する制約が低減する。さらにこのBP
SG膜がゲッタリング機能を有することから、層間絶縁
膜の構成にオゾン・テオスNSG膜を採用しても、半導
体素子の電気特性の劣化は回避される。
【図1】本発明の第1の実施例の製造工程の断面図であ
る。
る。
【図2】上記第1の実施例の効果を説明するための断面
図である。
図である。
【図3】上記第1の実施例を説明するための図であり、
熱処理温度に対するオゾン・テオスNSG膜の含水率比
の変化を示すグラフである。
熱処理温度に対するオゾン・テオスNSG膜の含水率比
の変化を示すグラフである。
【図4】上記第1の実施例の効果を説明するための図で
あり、NチャネルMOSトランジスタのしきい値電圧V
THのゲート長L依存性を示すグラフである。
あり、NチャネルMOSトランジスタのしきい値電圧V
THのゲート長L依存性を示すグラフである。
【図5】本発明の第2の実施例の断面図である。
【図6】従来の半導体装置の問題点を説明するための断
面図である。
面図である。
【図7】従来の半導体装置の問題点を説明するための図
であり、BPSG膜の段差被覆性を示すグラフである。
であり、BPSG膜の段差被覆性を示すグラフである。
101a,101aa,101ab,101b,201
a,201b P型シリコン基板 102a,102b P型チャネルストッパー 103a,103b フィールド酸化膜 104a,104b ゲート酸化膜 105 チャネルドープ層 106a,106aa,106ab,106b,206
a,206b 多結晶シリコンゲート電極 107 N- 型拡散層 108,110 CVDシリコン酸化膜 108a スペーサ 109a,109b N+ 型拡散層 111aa,111ab,211a,211b シリ
コン酸化膜 112 第1層間絶縁膜 113 開口部 114 シリサイド配線 120,120,122,220,221 BPSG
膜 130,131,132,133 オゾン・テオスN
SG膜 140 SOG膜 215 ボイド
a,201b P型シリコン基板 102a,102b P型チャネルストッパー 103a,103b フィールド酸化膜 104a,104b ゲート酸化膜 105 チャネルドープ層 106a,106aa,106ab,106b,206
a,206b 多結晶シリコンゲート電極 107 N- 型拡散層 108,110 CVDシリコン酸化膜 108a スペーサ 109a,109b N+ 型拡散層 111aa,111ab,211a,211b シリ
コン酸化膜 112 第1層間絶縁膜 113 開口部 114 シリサイド配線 120,120,122,220,221 BPSG
膜 130,131,132,133 オゾン・テオスN
SG膜 140 SOG膜 215 ボイド
Claims (7)
- 【請求項1】 高融点導電体材料からなる下層配線層と
アルミニウム系金属膜からなる上層配線との間の層間絶
縁膜が、少なくともBPSG膜および該BPSG膜上に
積層されたオゾンとテトラ・エトキシ・シランとの化学
気相反応によるノンドープのシリコン酸化膜を含む表面
が平坦化された層間絶縁膜を有することを特徴とする半
導体装置。 - 【請求項2】 前記BPSG膜の膜厚が50nm以上,
200nm以下であることを特徴とする請求項1記載の
半導体装置。 - 【請求項3】 前記下層配線層がシリコン基板表面に設
けられた拡散層を含むことと、前記拡散層と前記層間絶
縁膜との間にノンドープの絶縁膜を有することとを併せ
て特徴とする請求項1,あるいは請求項2記載の半導体
装置。 - 【請求項4】 前記下層配線層がシリコン基板表面に設
けられた拡散層並びに多結晶シリコン配線を含むこと
と、前記拡散層並びに多結晶シリコン配線と前記層間絶
縁膜との間にノンドープの絶縁膜を有することとを併せ
て特徴とする請求項1,あるいは請求項2記載の半導体
装置。 - 【請求項5】 シリコン基板表面に拡散層,および多結
晶シリコン配線を含んでなる半導体素子を形成し、全面
にノンドープの絶縁膜を形成する工程と、 前記ノンドープの絶縁膜上に膜厚が50nm以上,20
0nm以下のBPSG膜を形成し、第1の熱処理を行な
う工程と、 前記BPSG上にオゾンとテトラ・エトキシ・シランと
の化学気相反応によるノンドープのシリコン酸化膜を形
成し、第2の熱処理を行なう工程と、 前記ノンドープのシリコン酸化膜の表面にSOG膜を塗
布焼成,もしくはフォトレジスト膜を形成し、前記SO
G膜,もしくは前記フォトレジスト膜が完全に除去され
るまでエッチバックを行ない、前記ノンドープのシリコ
ン酸化膜の表面を平坦化する工程と、 前記拡散層,および前記多結晶シリコン配線にそれぞれ
に達する開口部を形成する工程と、 アルミニウム系金属膜からなる上層配線を形成する工程
と、を有することを特徴とする半導体装置の製造方法。 - 【請求項6】 前記第1,並びに前記第2の熱処理が7
00℃以上,800℃以下で行なわれることを特徴とす
る請求項5記載の半導体装置の製造方法。 - 【請求項7】 前記ノンドープの絶縁膜を形成した後、
該ノンドープの絶縁膜に開口部を形成し、高融点金属を
含む導電体膜からなる下層配線層を形成する工程を有す
ることと、 前記拡散層,前記多結晶シリコン配線,および前記高融
点金属を含む導電体膜からなる下層配線層にそれぞれに
達する開口部を形成する工程を有することとを併せて特
徴とする請求項5,あるいは請求項6記載の半導体装置
の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4317005A JP2809018B2 (ja) | 1992-11-26 | 1992-11-26 | 半導体装置およびその製造方法 |
EP93119027A EP0599317B1 (en) | 1992-11-26 | 1993-11-25 | Method of forming a planarized interlayer insulating film formed of stacked BPSG film and ozone-teos NSG film in semiconductor device |
DE69323396T DE69323396T2 (de) | 1992-11-26 | 1993-11-25 | Herstellungsverfahren einer planarisierten, isolierenden Zwischenschicht bestehend aus gestapelter BPSG- und Ozon-TEOS-NSO-Schicht in einer Halbleiter Vorrichtung |
KR93025442A KR0119189B1 (en) | 1992-11-26 | 1993-11-26 | Planarized inter layer insulating film formed of stacked bpsg film and ozone-teos nsg film in semiconductor device and making method thereof |
US08/411,390 US5518962A (en) | 1992-11-26 | 1995-03-28 | Planarized interlayer insulating film formed of stacked BPSG film and ozone-teos NSG film in semiconductor device and method for forming the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4317005A JP2809018B2 (ja) | 1992-11-26 | 1992-11-26 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06163723A true JPH06163723A (ja) | 1994-06-10 |
JP2809018B2 JP2809018B2 (ja) | 1998-10-08 |
Family
ID=18083353
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4317005A Expired - Fee Related JP2809018B2 (ja) | 1992-11-26 | 1992-11-26 | 半導体装置およびその製造方法 |
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Country | Link |
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EP (1) | EP0599317B1 (ja) |
JP (1) | JP2809018B2 (ja) |
KR (1) | KR0119189B1 (ja) |
DE (1) | DE69323396T2 (ja) |
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