JPH1140666A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH1140666A JPH1140666A JP18953997A JP18953997A JPH1140666A JP H1140666 A JPH1140666 A JP H1140666A JP 18953997 A JP18953997 A JP 18953997A JP 18953997 A JP18953997 A JP 18953997A JP H1140666 A JPH1140666 A JP H1140666A
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Abstract
(57)【要約】
【課題】 多層配線構造を有する半導体集積回路装置に
おいて、配線の信頼性を損なうことなく配線間の容量を
低減し、集積回路の高速動作を可能にする。 【解決手段】 層間絶縁膜として配線２，２間に空孔１
０を有する酸化シリコン膜４と、空孔１０および金属配
線２上に酸化シリコン膜４よりも低い比誘電率を有する
低誘電率の絶縁膜５を有することにより、同層および異
層の配線間容量を低減する。
おいて、配線の信頼性を損なうことなく配線間の容量を
低減し、集積回路の高速動作を可能にする。 【解決手段】 層間絶縁膜として配線２，２間に空孔１
０を有する酸化シリコン膜４と、空孔１０および金属配
線２上に酸化シリコン膜４よりも低い比誘電率を有する
低誘電率の絶縁膜５を有することにより、同層および異
層の配線間容量を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、金属配線の間隔が狭い部分と広い部分
の両方が混在する半導体集積回路装置に関するものであ
る。
置に関し、特に、金属配線の間隔が狭い部分と広い部分
の両方が混在する半導体集積回路装置に関するものであ
る。
【０００２】
【従来の技術】半導体集積回路装置において、高密度化
および高速度化の進歩は著しいものがある。近年、配線
の高密度化により配線間容量が増大し、半導体集積回路
の高速度化の妨げになるという問題が深刻になってい
る。この問題を解決する方法の一つとして、配線間に空
孔を形成し、配線間容量を低減させるという方法が提案
されてきた。以下に示す第１〜第３の従来例は、配線間
容量を低減させる目的で配線間に空孔を形成することを
提案したものである。
および高速度化の進歩は著しいものがある。近年、配線
の高密度化により配線間容量が増大し、半導体集積回路
の高速度化の妨げになるという問題が深刻になってい
る。この問題を解決する方法の一つとして、配線間に空
孔を形成し、配線間容量を低減させるという方法が提案
されてきた。以下に示す第１〜第３の従来例は、配線間
容量を低減させる目的で配線間に空孔を形成することを
提案したものである。
【０００３】第１の従来例について説明する。図５は、
特公平７−１４４２３６号公報に開示された配線構造を
示す断面図である。図において、１０１はトランジスタ
などを形成したシリコン基板であり、絶縁層１０２は基
板１０１上に形成され、配線層１０３は絶縁層１０２上
に形成される。また、絶縁層１０４は配線層１０３の上
部を覆うように形成され、空孔１０５は絶縁層１０４中
に形成される。
特公平７−１４４２３６号公報に開示された配線構造を
示す断面図である。図において、１０１はトランジスタ
などを形成したシリコン基板であり、絶縁層１０２は基
板１０１上に形成され、配線層１０３は絶縁層１０２上
に形成される。また、絶縁層１０４は配線層１０３の上
部を覆うように形成され、空孔１０５は絶縁層１０４中
に形成される。
【０００４】また、図６（ａ），（ｂ）は、図５に示す
配線構造を有する半導体集積回路装置の製造方法につい
て説明するための断面順工程図であり、図において、図
５と同一構成については、同一符号を付してある。
配線構造を有する半導体集積回路装置の製造方法につい
て説明するための断面順工程図であり、図において、図
５と同一構成については、同一符号を付してある。
【０００５】まず、半導体素子を形成した基板１０１上
に絶縁層１０２をＣＶＤ法などにより形成する。次に絶
縁層１０２にＡｌをスパッタリング法などにより形成
し、パターニング加工を行って配線層１０３を形成す
る。次に、これらの配線層１０３を含む絶縁層１０２上
に誘電率が絶縁層１０２よりも小さい空孔１０５を有す
る絶縁層１０４をスパッタリング法あるいはバイアスス
パッタリング法により形成していた。
に絶縁層１０２をＣＶＤ法などにより形成する。次に絶
縁層１０２にＡｌをスパッタリング法などにより形成
し、パターニング加工を行って配線層１０３を形成す
る。次に、これらの配線層１０３を含む絶縁層１０２上
に誘電率が絶縁層１０２よりも小さい空孔１０５を有す
る絶縁層１０４をスパッタリング法あるいはバイアスス
パッタリング法により形成していた。
【０００６】次に第２の従来例について説明する。図７
は、特開平７−３２６６７０号公報に開示された半導体
集積回路装置の多層配線構造を示す断面図である。図に
おいて、２０１は、シリコン基板にトランジスタなどを
形成した表面に絶縁膜を有する基板である。配線層２０
２は基板２０１上に形成される。また、絶縁層２０３は
配線層２０２の上部を覆うように形成され、空孔２０４
は絶縁層２０３中に形成される。
は、特開平７−３２６６７０号公報に開示された半導体
集積回路装置の多層配線構造を示す断面図である。図に
おいて、２０１は、シリコン基板にトランジスタなどを
形成した表面に絶縁膜を有する基板である。配線層２０
２は基板２０１上に形成される。また、絶縁層２０３は
配線層２０２の上部を覆うように形成され、空孔２０４
は絶縁層２０３中に形成される。
【０００７】また、図８（ａ）〜（ｄ）は、図７に示す
配線構造を有する半導体集積回路装置の製造方法につい
て説明するための断面順工程図であり、図において、ま
ず、半導体素子を形成し表面に絶縁膜を有する基板２０
１上に配線層２０２を形成する。その後、ＣＶＤ法また
はスパッタ法を用い、隣接する配線間に空孔２０１を形
成する条件で絶縁層２０３を堆積する。その後、配線層
２０５を形成していた。
配線構造を有する半導体集積回路装置の製造方法につい
て説明するための断面順工程図であり、図において、ま
ず、半導体素子を形成し表面に絶縁膜を有する基板２０
１上に配線層２０２を形成する。その後、ＣＶＤ法また
はスパッタ法を用い、隣接する配線間に空孔２０１を形
成する条件で絶縁層２０３を堆積する。その後、配線層
２０５を形成していた。
【０００８】次に第３の従来例について説明する。図９
は、特開平４−１２３１５９号公報に示される半導体集
積回路装置の多層配線構造を示す断面図である。図にお
いて、３０１は、シリコン基板にトランジスタなどを形
成した表面に絶縁層３０２を有する基板である。配線層
３０３は、絶縁層３０２上に形成される。また、絶縁層
３０４は、配線層３０３の上部を覆うように形成され、
空孔３０６は、絶縁層３０４中に形成される。ポリイミ
ド層３０５は、絶縁層３０２の上部を覆うように形成し
ていた。
は、特開平４−１２３１５９号公報に示される半導体集
積回路装置の多層配線構造を示す断面図である。図にお
いて、３０１は、シリコン基板にトランジスタなどを形
成した表面に絶縁層３０２を有する基板である。配線層
３０３は、絶縁層３０２上に形成される。また、絶縁層
３０４は、配線層３０３の上部を覆うように形成され、
空孔３０６は、絶縁層３０４中に形成される。ポリイミ
ド層３０５は、絶縁層３０２の上部を覆うように形成し
ていた。
【０００９】
【発明が解決しようとする課題】しかしながら、図５に
示す従来例では、電気力線Ｄは、配線間のみならず配線
の上下部分にも図１０（ａ）に示すような形状で発生し
ているため、配線間容量は配線間の比誘電率のみなら
ず、配線の下部および上部の比誘電率にも影響される。
そのため、配線間容量の低減のためには図５に示される
ように空孔の高さを配線の高さより高くすることが有効
であるが、絶縁層の強度が低下するため、後工程、特に
組み立て工程において絶縁層に亀裂が発生しやすくな
る。そのため、絶縁層の機械的な強度を保つため空孔の
高さを配線と同程度またはそれ以下にすると、空孔上部
の絶縁層の影響で配線間容量の低減が不十分となる。
示す従来例では、電気力線Ｄは、配線間のみならず配線
の上下部分にも図１０（ａ）に示すような形状で発生し
ているため、配線間容量は配線間の比誘電率のみなら
ず、配線の下部および上部の比誘電率にも影響される。
そのため、配線間容量の低減のためには図５に示される
ように空孔の高さを配線の高さより高くすることが有効
であるが、絶縁層の強度が低下するため、後工程、特に
組み立て工程において絶縁層に亀裂が発生しやすくな
る。そのため、絶縁層の機械的な強度を保つため空孔の
高さを配線と同程度またはそれ以下にすると、空孔上部
の絶縁層の影響で配線間容量の低減が不十分となる。
【００１０】また、第１の従来例では、絶縁層をパッタ
リング法あるいはバイアススパッタリング法により形成
するが、両者とも生産性などにおいて、ＣＶＤ法よりも
劣るという問題があった。
リング法あるいはバイアススパッタリング法により形成
するが、両者とも生産性などにおいて、ＣＶＤ法よりも
劣るという問題があった。
【００１１】そのため第２の従来例では、ＣＶＤ法にて
空孔を有する絶縁層を形成を提案しており、配線間容量
の低減のために、空孔を有する絶縁層をフッ素または有
機物を添加した酸化シリコン膜、ポリイミド、テフロン
にて形成することを提案している。
空孔を有する絶縁層を形成を提案しており、配線間容量
の低減のために、空孔を有する絶縁層をフッ素または有
機物を添加した酸化シリコン膜、ポリイミド、テフロン
にて形成することを提案している。
【００１２】しかし、上記いずれの低誘電率物質も、配
線材料の金属との密着性、耐熱性、脱ガス特性、機械的
強度、熱伝導特性などにおいては、酸化シリコン膜と比
較して劣っているため、単独で配線間の絶縁層に適用す
ることは困難である。
線材料の金属との密着性、耐熱性、脱ガス特性、機械的
強度、熱伝導特性などにおいては、酸化シリコン膜と比
較して劣っているため、単独で配線間の絶縁層に適用す
ることは困難である。
【００１３】また、第３の従来例においては、パッシベ
ーション膜として空孔を有する酸化シリコン膜とポリイ
ミドの積層構造を提案している。ポリイミドは、パッシ
ベーション膜としては広く適用されているが、多層構造
の層間絶縁膜として使用するためには、耐熱性、脱ガス
特性などが劣っているため、酸化シリコン膜と積層にし
ても層間絶縁膜としての適用は困難である。
ーション膜として空孔を有する酸化シリコン膜とポリイ
ミドの積層構造を提案している。ポリイミドは、パッシ
ベーション膜としては広く適用されているが、多層構造
の層間絶縁膜として使用するためには、耐熱性、脱ガス
特性などが劣っているため、酸化シリコン膜と積層にし
ても層間絶縁膜としての適用は困難である。
【００１４】本発明の目的は、配線の信頼性を損なうこ
となく、配線間の容量を低減し、集積回路の高速動作を
可能にした半導体集積回路装置を提供することにある。
となく、配線間の容量を低減し、集積回路の高速動作を
可能にした半導体集積回路装置を提供することにある。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体集積回路装置は、半導体基板上
の第１の絶縁膜を選択的に被覆する複数の金属配線層と
前記配線層の設けられた第１の絶縁膜を被覆する層間絶
縁膜とを有する半導体集積回路装置であって、前記層間
絶縁膜は、互いに隣接する２つの金属配線層間の距離で
ある配線間隔が所定値を越えない部分にのみに設けられ
た空孔を有する第１の層間絶縁膜と、前記空孔及び金属
配線上に前記層間絶縁膜よりも低い比誘電率を有する第
２の層間絶縁膜とを有するものである。
め、本発明に係る半導体集積回路装置は、半導体基板上
の第１の絶縁膜を選択的に被覆する複数の金属配線層と
前記配線層の設けられた第１の絶縁膜を被覆する層間絶
縁膜とを有する半導体集積回路装置であって、前記層間
絶縁膜は、互いに隣接する２つの金属配線層間の距離で
ある配線間隔が所定値を越えない部分にのみに設けられ
た空孔を有する第１の層間絶縁膜と、前記空孔及び金属
配線上に前記層間絶縁膜よりも低い比誘電率を有する第
２の層間絶縁膜とを有するものである。
【００１６】また前記第１の層間絶縁膜は、酸化シリコ
ン膜または比誘電率が３．６以上であるフッ素を添加し
た酸化シリコン膜のいずれか一つ、またはそれらを組み
合わせたものである。
ン膜または比誘電率が３．６以上であるフッ素を添加し
た酸化シリコン膜のいずれか一つ、またはそれらを組み
合わせたものである。
【００１７】また前記第１の層間絶縁膜は、高密度プラ
ズマＣＶＤ法により形成されたものである。
ズマＣＶＤ法により形成されたものである。
【００１８】また前記第２の層間絶縁膜は、フッ素を含
有するシリコン酸化膜、有機物を含有するシリコン酸化
膜、アモルファス状の炭化水素ポリマー、フッ素を含有
するアモルファス状炭素のうちのいずれか一つ、または
それらを組み合わせたものである。
有するシリコン酸化膜、有機物を含有するシリコン酸化
膜、アモルファス状の炭化水素ポリマー、フッ素を含有
するアモルファス状炭素のうちのいずれか一つ、または
それらを組み合わせたものである。
【００１９】また前記第２の層間絶縁膜は、プラズマＣ
ＶＤ法により形成されたものである。
ＶＤ法により形成されたものである。
【００２０】また前記第２の層間絶縁膜は、シルセスキ
オサン誘導体高分子、有機物を含有するシロキサン誘導
体高分子のいずれか一つ、またはそれらを組み合わせた
ものである。
オサン誘導体高分子、有機物を含有するシロキサン誘導
体高分子のいずれか一つ、またはそれらを組み合わせた
ものである。
【００２１】また前記第２の層間絶縁膜は、塗布法によ
り形成されたものである。
り形成されたものである。
【００２２】また前記第２の層間絶縁膜上に、前記第２
の層間絶縁膜よりも高い比誘電率を有する第３の層間絶
縁膜を有するものである。
の層間絶縁膜よりも高い比誘電率を有する第３の層間絶
縁膜を有するものである。
【００２３】また前記第３の層間絶縁膜は、プラズマＣ
ＶＤ法により形成されるシリコン酸化膜からなるもので
ある。
ＶＤ法により形成されるシリコン酸化膜からなるもので
ある。
【００２４】また前記第１および第２の層間絶縁膜の少
なくともいずれか一つは、化学的機械的研摩（ＣＭＰ）
法によって平坦化されたものである。
なくともいずれか一つは、化学的機械的研摩（ＣＭＰ）
法によって平坦化されたものである。
【００２５】また前記第１、第２および第３の層間絶縁
膜の少なくともいずれか一つは、化学的機械的研摩（Ｃ
ＭＰ）法によって平坦化されたものである。
膜の少なくともいずれか一つは、化学的機械的研摩（Ｃ
ＭＰ）法によって平坦化されたものである。
【００２６】
【作用】半導体集積回路装置において、層間絶縁膜とし
て空孔を有する酸化シリコン膜と、該空孔上に酸化シリ
コン膜よりも低い比誘電率を有する低誘電率の絶縁膜と
を有することにより、図１０（ｂ）に示すように、配線
上部の電気力線Ｄが通るところの絶縁膜５の誘電率が低
くなり、配線２，２間の容量が低減することができる。
そのため、配線２，２間に空孔１０を有する酸化シリコ
ン膜４により配線層の信頼性を低下させることなく同層
の配線間容量を低減し、また、酸化シリコン膜４を被覆
する低誘電率の絶縁膜５により異層の配線間容量が低減
され、さらに同層の配線間容量も低減することが可能と
なる。
て空孔を有する酸化シリコン膜と、該空孔上に酸化シリ
コン膜よりも低い比誘電率を有する低誘電率の絶縁膜と
を有することにより、図１０（ｂ）に示すように、配線
上部の電気力線Ｄが通るところの絶縁膜５の誘電率が低
くなり、配線２，２間の容量が低減することができる。
そのため、配線２，２間に空孔１０を有する酸化シリコ
ン膜４により配線層の信頼性を低下させることなく同層
の配線間容量を低減し、また、酸化シリコン膜４を被覆
する低誘電率の絶縁膜５により異層の配線間容量が低減
され、さらに同層の配線間容量も低減することが可能と
なる。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
て説明する。
【００２８】（実施形態１）図１は、本発明の実施形態
１に係る半導体集積回路装置を示す断面図、図２（ａ）
〜（ｅ）は本発明の実施形態１に係る半導体集積回路装
置の製造方法を工程順に示す図である。
１に係る半導体集積回路装置を示す断面図、図２（ａ）
〜（ｅ）は本発明の実施形態１に係る半導体集積回路装
置の製造方法を工程順に示す図である。
【００２９】図１において、トランジスタ素子の半導体
素子が形成され、素子分離酸化膜もしくは層間絶縁膜を
表面に有するシリコン基板からなる半導体基板１上に
は、パターン形成された配線層２が設けられている。例
えば、本実施形態１では、配線層２の高さは０．８μ
ｍ、配線層２，２間の間隔は最も狭いところで０．４μ
ｍに設計されている。酸化シリコン膜４は、表面に反射
防止膜３を有する配線層２の設けられた半導体基板１を
被覆し、配線間隔０．１μｍのところに空孔１０を有し
ている。空孔１０の高さは、反射防止膜３の高さと同程
度であることが好ましい。酸化シリコン膜４よりも低い
誘電率を有する空孔の設けられていない低誘電率の絶縁
膜５は、酸化シリコン膜１を被覆して設けられている。
素子が形成され、素子分離酸化膜もしくは層間絶縁膜を
表面に有するシリコン基板からなる半導体基板１上に
は、パターン形成された配線層２が設けられている。例
えば、本実施形態１では、配線層２の高さは０．８μ
ｍ、配線層２，２間の間隔は最も狭いところで０．４μ
ｍに設計されている。酸化シリコン膜４は、表面に反射
防止膜３を有する配線層２の設けられた半導体基板１を
被覆し、配線間隔０．１μｍのところに空孔１０を有し
ている。空孔１０の高さは、反射防止膜３の高さと同程
度であることが好ましい。酸化シリコン膜４よりも低い
誘電率を有する空孔の設けられていない低誘電率の絶縁
膜５は、酸化シリコン膜１を被覆して設けられている。
【００３０】低誘電率の絶縁膜５は、ＣＭＰ法により平
坦化されている。低誘電率の絶縁膜５の上部には、パタ
ーン形成された上層配線層６が設けられている。上層配
線層６の表面には反射防止膜７があり、全体で高さは
０．８μｍ、配線層６，６間の間隔は最も狭いところで
０．１μｍに設計されている。酸化シリコン膜８は、表
面に反射防止膜７を有する配線層６および低誘電率の絶
縁膜５を被覆し、配線間隔０．１μｍのところに空孔１
１を有している。空孔１１の高さは、反射防止膜７の高
さと同程度であることが好ましい。酸化シリコン膜８よ
りも低い比誘電率を有する空孔の設けられていない低誘
電率の絶縁膜９は、酸化シリコン膜８を被覆して設けら
れている。低誘電率の絶縁膜９は、ＣＭＰ法により平坦
化されている。
坦化されている。低誘電率の絶縁膜５の上部には、パタ
ーン形成された上層配線層６が設けられている。上層配
線層６の表面には反射防止膜７があり、全体で高さは
０．８μｍ、配線層６，６間の間隔は最も狭いところで
０．１μｍに設計されている。酸化シリコン膜８は、表
面に反射防止膜７を有する配線層６および低誘電率の絶
縁膜５を被覆し、配線間隔０．１μｍのところに空孔１
１を有している。空孔１１の高さは、反射防止膜７の高
さと同程度であることが好ましい。酸化シリコン膜８よ
りも低い比誘電率を有する空孔の設けられていない低誘
電率の絶縁膜９は、酸化シリコン膜８を被覆して設けら
れている。低誘電率の絶縁膜９は、ＣＭＰ法により平坦
化されている。
【００３１】次に、本発明の実施形態１に係る製造方法
について説明する。まず、図２（ａ）に示すように、基
板１の全面にＡｌ−Ｓｉ−Ｃｕ合金膜などの金属膜をス
パッタ法などにより約０．７μｍ成膜し、ついで窒化チ
タン（ＴｉＮ）などの反射防止膜３（厚さ約７５ｎｍ）
を成膜し、パターニングすることにより配線層２を形成
する。配線層２，２間は最も狭いところで０．４μｍに
設定する。
について説明する。まず、図２（ａ）に示すように、基
板１の全面にＡｌ−Ｓｉ−Ｃｕ合金膜などの金属膜をス
パッタ法などにより約０．７μｍ成膜し、ついで窒化チ
タン（ＴｉＮ）などの反射防止膜３（厚さ約７５ｎｍ）
を成膜し、パターニングすることにより配線層２を形成
する。配線層２，２間は最も狭いところで０．４μｍに
設定する。
【００３２】次に図２（ｂ）に示すように、酸化シリコ
ン膜４を高密度プラズマ発生源（ここではＥＣＲまたは
ＩＣＰプラズマソース）を備えたバイアスＣＶＤ法によ
り堆積させる。このとき配線間隔が０．４μｍより狭い
所には、反射防止膜３と同程度の高さの空孔１１が形成
され、配線間隔が０．４μｍより広いところには、空孔
が形成されないようにする。このような構造は、成膜ガ
スであるシランガス（ＳｉＩＩ4）、酸素ガス（Ｏ2）、
アルゴンガス（Ａｒ）の流量、プラズマ発生源に供給す
る電力および基板バイアス発生源に供給する電力を調整
することにより、得られる。
ン膜４を高密度プラズマ発生源（ここではＥＣＲまたは
ＩＣＰプラズマソース）を備えたバイアスＣＶＤ法によ
り堆積させる。このとき配線間隔が０．４μｍより狭い
所には、反射防止膜３と同程度の高さの空孔１１が形成
され、配線間隔が０．４μｍより広いところには、空孔
が形成されないようにする。このような構造は、成膜ガ
スであるシランガス（ＳｉＩＩ4）、酸素ガス（Ｏ2）、
アルゴンガス（Ａｒ）の流量、プラズマ発生源に供給す
る電力および基板バイアス発生源に供給する電力を調整
することにより、得られる。
【００３３】次に図２（ｃ）に示すように、酸化シリコ
ン膜４よりも低い比誘電率を有する絶縁膜としてのフッ
素または有機物を添加した酸化シリコン膜を平行平板
（容量結合型）プラズマＣＶＤ法または高密度プラズマ
発生源（ここではＥＣＲまたはＩＣＰプラズマソース）
を備えたバイアスＣＶＤ法により堆積させ、低誘電率の
絶縁膜５を形成する。その後、上層配線のパターニング
を容易にするためにＣＭＰ（化学的機械的研摩）法によ
り低誘電率の絶縁膜５を平坦化すると、図２（ｄ）のよ
うな構造が得られる。その後、全く同様にして図２
（ｅ）に示すように、上層配線層６（反射防止膜７を有
する）を形成し、空孔１１を有する酸化シリコン膜８お
よび低誘電率の絶縁膜９を形成する。
ン膜４よりも低い比誘電率を有する絶縁膜としてのフッ
素または有機物を添加した酸化シリコン膜を平行平板
（容量結合型）プラズマＣＶＤ法または高密度プラズマ
発生源（ここではＥＣＲまたはＩＣＰプラズマソース）
を備えたバイアスＣＶＤ法により堆積させ、低誘電率の
絶縁膜５を形成する。その後、上層配線のパターニング
を容易にするためにＣＭＰ（化学的機械的研摩）法によ
り低誘電率の絶縁膜５を平坦化すると、図２（ｄ）のよ
うな構造が得られる。その後、全く同様にして図２
（ｅ）に示すように、上層配線層６（反射防止膜７を有
する）を形成し、空孔１１を有する酸化シリコン膜８お
よび低誘電率の絶縁膜９を形成する。
【００３４】（実施形態２）図３は、本発明の実施形態
２を示す断面図である。
２を示す断面図である。
【００３５】図１に示す本発明の実施形態１では、低誘
電率の絶縁膜５および低誘電率の絶縁膜９をＣＭＰ（化
学的機械的研摩）法により平坦化したが、図３に示す本
発明の実施形態２では、酸化シリコン膜４および酸化シ
リコン膜８をＣＭＰ（化学的機械的研摩）法により平坦
化させている。この場合、低誘電率の絶縁膜には、ＣＭ
Ｐが適用されないため、ＣＭＰの適用が難しい有機膜な
どを低誘電率の絶縁膜として適用することができる。ま
た、すでに酸化シリコン膜４および酸化シリコン膜８が
平坦化されているため、絶縁膜５および低誘電率の絶縁
膜９の成膜において、熱ＣＶＤ法あるいは平行平板（容
量結合型）プラズマＣＶＤ法などの段差被覆性の悪い成
膜方法も適用できる。
電率の絶縁膜５および低誘電率の絶縁膜９をＣＭＰ（化
学的機械的研摩）法により平坦化したが、図３に示す本
発明の実施形態２では、酸化シリコン膜４および酸化シ
リコン膜８をＣＭＰ（化学的機械的研摩）法により平坦
化させている。この場合、低誘電率の絶縁膜には、ＣＭ
Ｐが適用されないため、ＣＭＰの適用が難しい有機膜な
どを低誘電率の絶縁膜として適用することができる。ま
た、すでに酸化シリコン膜４および酸化シリコン膜８が
平坦化されているため、絶縁膜５および低誘電率の絶縁
膜９の成膜において、熱ＣＶＤ法あるいは平行平板（容
量結合型）プラズマＣＶＤ法などの段差被覆性の悪い成
膜方法も適用できる。
【００３６】（実施形態３）図４は、本発明の実施形態
３を示す断面図である。図４に示す本発明の実施形態３
では、図１の実施形態１と同様に 実施例１と同様の方
法で空孔１０を有する酸化シリコン膜１および低誘電率
の絶縁膜５を形成する。その後、酸化シリコン膜１２を
平行平板（容量結合型）プラズマＣＶＤ法または高密度
プラズマ発生源（ここではＥＣＲまたはＩＣＰプラズマ
ソース）を備えたバイアスＣＶＤ法により堆積させ、Ｃ
ＭＰ法により平坦化を行う。
３を示す断面図である。図４に示す本発明の実施形態３
では、図１の実施形態１と同様に 実施例１と同様の方
法で空孔１０を有する酸化シリコン膜１および低誘電率
の絶縁膜５を形成する。その後、酸化シリコン膜１２を
平行平板（容量結合型）プラズマＣＶＤ法または高密度
プラズマ発生源（ここではＥＣＲまたはＩＣＰプラズマ
ソース）を備えたバイアスＣＶＤ法により堆積させ、Ｃ
ＭＰ法により平坦化を行う。
【００３７】この場合、低誘電率の絶縁膜が配線層に直
接接触しないため、高濃度にフッ素を添加した酸化シリ
コンやフッ素を添加したアモルファス状炭素などの配線
材料との密着性が悪い低誘電率膜でも適用できるという
利点がある。また、図１の実施形態１では、酸化シリコ
ン膜１２および１３にＣＭＰ法を適用したが、実施形態
３では、実施形態２と同様にシリコン膜４およびシリコ
ン膜８にＣＭＰ法を適用してもよい。
接接触しないため、高濃度にフッ素を添加した酸化シリ
コンやフッ素を添加したアモルファス状炭素などの配線
材料との密着性が悪い低誘電率膜でも適用できるという
利点がある。また、図１の実施形態１では、酸化シリコ
ン膜１２および１３にＣＭＰ法を適用したが、実施形態
３では、実施形態２と同様にシリコン膜４およびシリコ
ン膜８にＣＭＰ法を適用してもよい。
【００３８】
【発明の効果】以上のように本発明によれば、空孔を有
する酸化シリコン膜の上部に低誘電率の絶縁膜を形成す
ることにより、異層間の配線容量および同層間の配線容
量を低減することができる。
する酸化シリコン膜の上部に低誘電率の絶縁膜を形成す
ることにより、異層間の配線容量および同層間の配線容
量を低減することができる。
【図１】本発明の実施形態１に係る半導体集積回路装置
を示す断面図である。
を示す断面図である。
【図２】本発明の実施形態１に係る半導体集積回路装置
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図３】本発明の実施形態２に係る半導体集積回路装置
を示す断面図である。
を示す断面図である。
【図４】本発明の実施形態３に係る半導体集積回路装置
を示す断面図である。
を示す断面図である。
【図５】第１の従来例に係る半導体集積回路装置を示す
断面図である。
断面図である。
【図６】第１の従来例に係る半導体集積回路装置の製造
方法を工程順を示す断面図である。
方法を工程順を示す断面図である。
【図７】第２の従来例に係る半導体集積回路装置を示す
断面図である。
断面図である。
【図８】第２の従来例に係る半導体集積回路装置の製造
方法を工程順に示す断面図である。
方法を工程順に示す断面図である。
【図９】第３の従来例に係る半導体集積回路装置を示す
断面図である。
断面図である。
【図１０】半導体集積回路装置の配線間に発生する電気
力線を示す断面図である。
力線を示す断面図である。
１ 基板 ２ 配線層 ３ 反射防止膜 ４ 酸化シリコン膜 ５ 低誘電率の絶縁膜 ６ 上層配線層 ７ 反射防止膜 ８ 酸化シリコン膜 ９ 低誘電率の絶縁膜 １０ 空孔 １１ 空孔 １２ 酸化シリコン膜 １３ 酸化シリコン膜 １０１ 基板 １０２ 絶縁層 １０３ 配線層 １０４ 絶縁層 １０５ 空孔 ２０１ 基板 ２０２ 配線層 ２０３ 絶縁層 ２０４ 空孔 ２０５ 配線層 ３０１ 基板 ３０２ 絶縁層 ３０３ 配線層 ３０４ 絶縁層 ３０５ ポリイミド層 ３０６ 空孔
Claims (11)
- 【請求項１】 半導体基板上の第１の絶縁膜を選択的に
被覆する複数の金属配線層と前記配線層の設けられた第
１の絶縁膜を被覆する層間絶縁膜とを有する半導体集積
回路装置であって、 前記層間絶縁膜は、互いに隣接する２つの金属配線層間
の距離である配線間隔が所定値を越えない部分にのみに
設けられた空孔を有する第１の層間絶縁膜と、前記空孔
及び金属配線上に前記層間絶縁膜よりも低い比誘電率を
有する第２の層間絶縁膜とを有するものであることを特
徴とする半導体集積回路装置。 - 【請求項２】 前記第１の層間絶縁膜は、酸化シリコン
膜または比誘電率が３．６以上であるフッ素を添加した
酸化シリコン膜のいずれか一つ、またはそれらを組み合
わせたものであることを特徴とする請求項１に記載の半
導体集積回路装置。 - 【請求項３】 前記第１の層間絶縁膜は、高密度プラズ
マＣＶＤ法により形成されたものであることを特徴とす
る請求項１に記載の半導体集積回路装置。 - 【請求項４】 前記第２の層間絶縁膜は、フッ素を含有
するシリコン酸化膜、有機物を含有するシリコン酸化
膜、アモルファス状の炭化水素ポリマー、フッ素を含有
するアモルファス状炭素のうちのいずれか一つ、または
それらを組み合わせたものであることを特徴とする請求
項１に記載の半導体集積回路装置。 - 【請求項５】 前記第２の層間絶縁膜は、プラズマＣＶ
Ｄ法により形成されたものであることを特徴とする請求
項４に記載の半導体集積回路装置。 - 【請求項６】 前記第２の層間絶縁膜は、シルセスキオ
サン誘導体高分子、有機物を含有するシロキサン誘導体
高分子のいずれか一つ、またはそれらを組み合わせたも
のであることを特徴とする請求項１に記載の半導体集積
回路装置。 - 【請求項７】 前記第２の層間絶縁膜は、塗布法により
形成されたものであることを特徴とする請求項６に記載
の半導体集積回路装置。 - 【請求項８】 前記第２の層間絶縁膜上に、前記第２の
層間絶縁膜よりも高い比誘電率を有する第３の層間絶縁
膜を有するものであることを特徴とする請求項１に記載
の半導体集積回路装置。 - 【請求項９】 前記第３の層間絶縁膜は、プラズマＣＶ
Ｄ法により形成されるシリコン酸化膜からなるものであ
ることを特徴とする請求項８に記載の半導体集積回路装
置。 - 【請求項１０】 前記第１および第２の層間絶縁膜の少
なくともいずれか一つは、化学的機械的研摩（ＣＭＰ）
法によって平坦化されたものであることを特徴とする請
求項８に記載の半導体集積回路装置。 - 【請求項１１】 前記第１、第２および第３の層間絶縁
膜の少なくともいずれか一つは、化学的機械的研摩（Ｃ
ＭＰ）法によって平坦化されたものであることを特徴と
する請求項８に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18953997A JP3159134B2 (ja) | 1997-07-15 | 1997-07-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18953997A JP3159134B2 (ja) | 1997-07-15 | 1997-07-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1140666A true JPH1140666A (ja) | 1999-02-12 |
| JP3159134B2 JP3159134B2 (ja) | 2001-04-23 |
Family
ID=16243009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18953997A Expired - Fee Related JP3159134B2 (ja) | 1997-07-15 | 1997-07-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3159134B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002015263A1 (en) * | 2000-08-15 | 2002-02-21 | Tokyo Electron Limited | Semiconductor device and method for manufacturing the same |
| US7015143B2 (en) | 2002-06-04 | 2006-03-21 | Oki Electric Industry Co., Ltd. | Structure including multiple wire-layers and methods for forming the same |
| JP5263482B2 (ja) * | 2006-02-06 | 2013-08-14 | 日本電気株式会社 | 多層配線構造および多層配線の製造方法 |
| US8710619B2 (en) | 2010-08-30 | 2014-04-29 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
-
1997
- 1997-07-15 JP JP18953997A patent/JP3159134B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002015263A1 (en) * | 2000-08-15 | 2002-02-21 | Tokyo Electron Limited | Semiconductor device and method for manufacturing the same |
| US7015143B2 (en) | 2002-06-04 | 2006-03-21 | Oki Electric Industry Co., Ltd. | Structure including multiple wire-layers and methods for forming the same |
| JP5263482B2 (ja) * | 2006-02-06 | 2013-08-14 | 日本電気株式会社 | 多層配線構造および多層配線の製造方法 |
| US8710619B2 (en) | 2010-08-30 | 2014-04-29 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3159134B2 (ja) | 2001-04-23 |
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