JPS63239955A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS63239955A
JPS63239955A JP62073162A JP7316287A JPS63239955A JP S63239955 A JPS63239955 A JP S63239955A JP 62073162 A JP62073162 A JP 62073162A JP 7316287 A JP7316287 A JP 7316287A JP S63239955 A JPS63239955 A JP S63239955A
Authority
JP
Japan
Prior art keywords
protective film
surface protective
layer
polyimide
bonding pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP62073162A
Other languages
English (en)
Other versions
JP2687342B2 (ja
Inventor
Hisayoshi Yamoto
久良 矢元
Toshirou Kizakihara
稔郎 木崎原
Junzo Okubo
大久保　純三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP62073162A priority Critical patent/JP2687342B2/ja
Publication of JPS63239955A publication Critical patent/JPS63239955A/ja
Application granted granted Critical
Publication of JP2687342B2 publication Critical patent/JP2687342B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は配線層上に第１の表面保護膜と第２の表面保護
膜とを順次形成してなる半導体装置、例えば配線層上に
５ｉＮｒ＠とポリイミド層とを順次形成してなる半導体
集積回路装置の製造方法に関する。
〔発明の機要〕
本発明は例えば配線層りにＳ　ｉ　Ｎｊｆｌとポリイミ
ド層とを順次形成してなる半導体４ｉ積回路装置を製造
するに際し、配線層上にｓ；Ｎｒｆ４を形成した後、配
線層のボンディングパッドの上方部分を除くＳｉＮ　ｒ
Ｈ上にポリイミド層を印刷法により形成し、その後、こ
のポリイミド層をマスクにして５ｉＮＩｆ４をエツチン
グし、てボンディングパッドの上方部分のＳｉＮ層にコ
ンタクト窓を形成する様にしたことにより、斯る半導体
集積回路装置を少ない工程で効率良く製造することがで
きる様にしたものである。
〔従来の技術〕
一般に半導体集積回路装置は、第２図Ｆに示す様に構成
される。即ち半導体集積回路装置（１）を接着剤（２）
を用いてリードフレーム（３）に固定し、半導体集積回
路装置（１）に設けられたボンディングバッド（４）と
リードフレーム（３）のリード（５）とを金線（６）に
よって接続（ポンディング）すると共に、リード（５）
の先端部分を除いて全体をエポキシ樹脂（７）によって
モールドすることによって構成される。この場合、半導
体集積回路素子（１）は半導体基板（８）の表面側にＭ
ＯＳ　ＦＥＴ等必要な回路素子を集積化し、この上方に
絶縁層をなすＳ　１０２Ｈ（（１１を介してアルミニウ
ムによる配線Ｍ（１０）を設けると共に、この配線層（
１０）上に第１の表面保護膜をなすＳｉＮ層（１１）と
第２の表面保護膜をなすポリイミド層（１２）とを重畳
して設けることによって構成される。
ここに＠ｌの表面保ｔ１膜をなすＳｉＮ層（１１）は水
分を遮断し、配線層（１０）がｇ蝕、断線しない樺にす
ると共にＮａイオンを遮断し、特性に劣化が生じない様
にするために設けられるものであり、また第２の表面保
護膜をなすポリイミド層（１２）は、ＳｉＮ　Ｉｎ　（
１１）におけるクランクの発生やα線によるソフトエラ
ーの発生を防止するために設けられたものである。即ち
、表面保護膜をＳｉＮ層（１１）のみとするときは、半
導体ウェーハの裏面研削１分割（ダイシング、ブレーキ
ング）、ワイヤボンディング、モールドの各工程でＳｉ
Ｎ　Ｉｆｆ　（１１）が外部と接触したり、或いはエポ
キシ樹脂（７）との熱膨張率の差に起因してｓｉＮＪｍ
　（１１）にクラックが生ずることがあり、これを放置
するときは、このクラックから水分が入り込み配線ＩＩ
（１０）を腐蝕、断線させてしまうという不都合があっ
た。特に第２図Ｆ例の様に軟かいアルミニウムによる配
線層（１０）上に硬いＳｉＮ層（１１）が設けられる場
合にあっては、この５ｉＮｒｆ４（１１）は外部との接
触により割れ易いものとなってしまう。
そこで、近年製造される〒導体築積回路装置においては
、第２図Ｆに示す様にＳｉＮ層（１１）上に比較内軟い
材料であるポリイミド樹脂からなる表面保護［９！（１
２）を設け、ＳｉＮ層（１１）が外部と接触したり、或
いはエポキシ樹脂（７）との熱膨張率の差に起因して生
ずるクラックを防止し、配線層（１０）に腐蝕、断線が
生じない様にしている。またポリイミド樹脂は低α線有
機材料であるため、斯るポリイミドｒｆ４（１２）を設
けることはエポキシ樹脂（７）のフィシに含有されてい
るウラン、トリウム等から発生するα線をｆ＆衰させる
ことが可能となり、これは特にＤＲＡＭ等メモリ装置を
製造する場合に重要となる。
ところで従来、斯る半導体集積回路装置は、第２図へ〜
第２図Ｆに示す工程を経て製造されていた。
即ち、先ず第２図へに示す様に、半導体ウェーハ（１３
）を用意し、この半導体ウェーハ（１３）のチップとし
て分割する部分（１４）・・−・（１４）の夫々にＭＯ
Ｓ　ＰＩ！ＴＩｎ要な素子を集積化した後、この半導体
ウェーハ（１３）上に絶縁層をなすＳ　ｉ（ｈ　ｒ＠（
９１。
アルミニウムによる配線１’１（１０）及び３４８層（
１１）を順次形成する。
次に第２図Ｂに示す様に、ＳｉＮ層（１１）上にレジス
）（１５）を形成した後、ボンディングパッド（４）に
対向する部分のレジストを除去し、このレジスト（１５
）に窓（１５Ａ）を形成し、続いて、第２図Ｃに示す様
に、このレジスト（１５）をマスクとしてＳｉＮ層（１
１）にプラズマエンチングを施し、この　ＳｊＮ　Ｔｆ
ｉｔ　（１１）にボンディングパッド（４）とコンタク
トをとるための窓（ＩＩＡ）を形成する。
次に第２図りに示す様に、レジス）（１５）を除去した
後、ＳｉＮ層（１１）上全面に表面保護膜をなすポリイ
ミド層（１２）及び３４８層（１１）の窓（１１＾）に
対向する位置に窓（１６＾）を有するレジスト（１６）
を順次形成する。この場合、ポリイミド層（１２）は、
スピンコード法により形成される。
次に第２１．９　Ｆ、に示す様に、レジス）（１６）を
マスクとしてポリイミドｊｆ＃（１２）をエツチングし
てこのポリイミド層（１２）にＳｉＮ層（１１）の窓（
ＩＩＡ）と連なる窓（１２＾）を形成する。
次に第２１１Ｆに示す様にレジス）（１６）を除去した
後、半導体ウェーハ（１３）を各チップ（１４）・・・
・（１４）に分割し、続いてチップ（１４）によって形
成された半導体集積回路素子ｆｉｌをＰｉ着剤（２）を
用いてリードフレーム（３）に固定し、ボンディングパ
ッド（４）とリード〈５）とを金線（６）でｆｆｌＶｔ
シ、その後、エポキシ樹脂（７）によってモールドする
。
従来はこの様にして斯る半導体集積回路装置を製造して
いた。
〔発明が解決しようとする問題点〕
しかしながら、斯る従来の半導体装置の製造方法におい
ては、ポリイミド層（１２）を所定の位置、即ち、ボン
ディングパッド（４）上の窓（１２Ａ）となる部分以外
の部分に形成する場合、スピンコード法によってポリイ
ミド層（１２）を全面に形成した後、このポリイミドＷ
ｉ（１２）上にレジスト（１６）を被着形成し、続いて
このレジスト（１６）に窓（１６＾）を形成し、その後
、このレジスト（１６）をマスクとしてポリイミドＭ（
１２）をエツチングしてボンディングパッド（４）上の
ポリイミド層を除去するという複雑な工程を必要とし、
ポリイミド層（１２）を所望の位置に簡単に形成するこ
とができないという不都合があった。
また例えば半導体集積回路装置であるダイナミック・ラ
ンダム・アクセス・メモリ　（以下、ＤＲＡＭという）
においては、α線対策からメモリセル部上方のポリイミ
ド層についてはこれを比鮫的厚く、例えば３５μ１１〜
５０μ割に形成する必要がある一方、周辺部については
、α線対策はさほど必要がなく、ＳｉＮ　Ｔ＠　（１１
）におけるクランクの発生防止のみが必要とされるので
、この部分のポリイミド層の厚さは比較的薄く、例えば
３μ１１１〜５μ輌の厚さに形成することで足りるとさ
れている。ところが、斯る従来の半導体装置の製造方法
においては、ポリイミド層（１２）をスピンコード法に
よって形成しているため、全面に一様な厚さのポリイミ
ド層（１２）　Ｌか形成できず、このため、斯るＤＲＡ
Ｍの様に場所によって異なる厚さのポリイミド層を必要
とする半導体装置については、これを製造することがで
きないという不都合があった。
本発明は、斯る点に鑑み、配線層上に第１の表面保護膜
と第２の表面保護膜とを順次形成してなる半導体装置を
少ない工程で、効率良く製造できる様にすることを目的
とする。
〔問題点を解決するための手段〕
本発明による半導体装置の製造方法は、例えば第１図に
示す様に、配線１ｆ！１（１０）上に第１の表面保護１
ＩＪ（１１）と第２の表面保護［９！（１２）とを形成
してなる半導体装置の製造方法において、配線層（１０
）上にｇ５１の表面保護膜（１１）を形成した後、配線
）’＊（１０）のボンディングパッド（４）の上方部分
を除く第１の表面保Ｗ１１１！（１１）上に第２の表面
保護Ｍ１ｊ！（１２）を印刷法により形成し、その後、
第２の表面保ｆ１映（１２）をマスクにして第１の表面
像ｆｌ膜（１１）をエツチングしてボンディングパッド
（４）の上方部分の第１の表面保護膜（１１）にコンタ
クト窓＜ＩＩＡ）を形成する様にしたもの　。
である。
〔作用〕
斯る本発明においては、配線Ｉ’ｍ（１０）のボンディ
ングパッド（４）の上方部分を除く第１の表面保護Ｉｆ
！！！（１１）上に第２の表面保護膜（１２）を印刷法
により形成する様にしているので、この第２の表面保護
膜（１２）のコンタクト窓（１２Ａ）はこの第２の表面
保護膜（１２）を形成すると同時に形成できる。
また本発明においては、この第２の表面保護膜（１２）
をマスクとして第１の表面保護Ｆ（１１）をエツチング
してこの第１の表面像：ｆｌ膜（１１）にコンタクト窓
（ＩＩＡ）を形成する様にしているので、第１の表面保
ｆｉＦＪ　（１１）をエツチングしてコンタクト窓（１
１＾）を形成するに際し、別にレジストを設ける必要は
ない。
また本発明においては、第２の表面保護膜（１２）を印
刷法により形成する様にしているので、１回の印刷工程
で所望の厚さの第２の表面保ｆ！膜（■２）を形成でき
る。
〔実施例〕
以下、第１図を参照して本発明による半導体装置の製造
方法の一実施例につき、ＤＲＡＭを製造する場合を例に
して説明しよう。尚、この第１図において第２図に対応
する部分には同一符号を付す。
先ず第１図Ａに示す様に、半導体ウェーハ（１３）を用
意し、この半導体ウェーハ（１３）のチップとして分割
する部分（１４）・・・・（１４）の夫々にＤＲＡＭを
構成するに必要な素子を形成した後、この米導体ウェー
ハ（１３）上に絶縁層をなすＳｉＯ２層（９）１アルミ
ニウムによる配線ｊＦｊ（１０）及び第１の表面床′Ｉ
！！順をなすＳｉＮｊＭ　（１１）を順次形成する。
第１図Ｂに示す様に、凹版印刷用のｊｐ、版（１７）を
用意する。この１京版（１７）は各チップ（１４）・・
・・（１４）ごとにボンディングパッド（４）に対向す
る部分を除き、その他の部分にポリイミド樹脂（＋８）
’を充填する凹部（１９）を形成したものであり、本例
においてはメモリセルアレイ部に対向する部分の四部（
１９８）を比較的深く、例えば３５μ翔〜５０μ讃に形
成し、周辺部に対向する凹部（１９Ｃ）については比較
的浅く、例えば３μｍ〜５ｔｔｅａの深さに形成する。
そこで本例においては、この原版（１７）の四部（１９
）にポリイミド樹脂（１８）を充填して、これを第１図
Ｃに示す様にＳｉＮＭ　（１１）に押し当てた後、第１
図りに示す様にこの原版（１７）をＳｉＮ　Ｉ州（ＩＩ
）から離脱させる。この樺にすると、ボンディングパッ
ド（４）に対向する部分を除き、即ち、ボンディングパ
ッド（４）に対向する部分にコンタクト窓（１２八）を
有するポリイミドｒ＠（１２）が印刷形成される。そこ
で、この後、加熱処理してこのポリイミドＩＮ（１２）
を硬化させる。この場合、メモリセルアレイ部上方のポ
リイミドＪ’ｆ’Ｊ（１２Ｂ）は比較的厚く、例えば３
５μＩｌｌ〜５０μｍに形成されるのでα線対策が充分
になされ、メモリセルにおいてソフトエラーの発生が防
止される。また周辺部に対向する部分のポリイミドｌ′
ｆ４（１２Ｃ）は比較的薄く、例えば３μｍ〜５μｍの
厚さに形成されるので、窓（１２Ａ）の部分を精度良く
形成することができる。
次に第１図Ｅに示す様にポリイミドＸ（１２）をマスク
としてＳｉＮ層（１１）をエツチングしてボンディング
パッド（４）上にコンタクト窓（１１八）を形成する。
次に第１図Ｆに示す様に半導体ウェーハ（１３）を各チ
ップ（１４）・・・・（１４）に分割し、その後、この
チップ（１４）によって形成された平場体！！積回１ａ
％素子（１）を接着剤（２）を用いてリードフレーム（
３）に固定した後、ボンディングパッド（４）とリード
（５）とを金線（６）で接続し、続いてエポキシ樹脂（
７）によって樹脂封止を行い、本例のＤＲＡＭを得る様
にする。
斯る本実施例においては、凹版印刷用の原版（１７）を
用意し、配線ｊｆ１（１０）のボンディングパッド（４
）の上方部分を除＜　　ＳｉＮ層（１１）上にポリイミ
ドＬｆ（１２）を印刷法により形成する様にしているの
で、このポリイミドＩＮ（１２）のコンタクト窓（１２
Ａ）はこのポリイミドＸ（１２）を形成すると同時に形
成できる。また、このポリイミド層〈１２〉をマスクと
して５ｉＮｊＮ　（１１）をエツチングしてこの５ｉＮ
Ｉ→（１１）にコンタクト窓（ＩＩＡ）を形成する様に
しているので、５ｉＮｒｆｉ（１１）をエツチングして
コンタクト窓（１１＾）を形成するに際し、別にレジス
トを設りる必要がｔ【い。
また本実施例においては、凹版印刷用の１京版（１７）
の四部（１９）の深さを変えるだけで、ポリイミドＭ（
１２）の厚さを所望の厚さに、例えばメモリセルアレイ
部に対向する部分のポリイミド層（１２Ｂ　）を比較的
厚く、周辺部分のポリイミド層（１２Ｃ）を比較的薄く
する様に形成できる。
従って、本実施例に依れば、５ｉＮＸ　（１１）と場所
によって異なる厚さを有するポリイミドＩｆ？（１２）
とを順次形成してなる半導体装置を少ない工程で効率良
く製造できるという利益がある。
また本実施例に依れば、半導体ウェーハ（１３）を裏面
研削する前の工程でポリイミド層（１２）を形成する様
にしているので、その後の１程例えば半導体ウェーハ（
１３）の裏面研摩９分割、ポンディング、モールド等の
工程でＳｉＮ　Ｈ（１１）にクラックが発生することを
有効に防止することができる。
尚、上述実施例においては、ＳｉＮ層（１１）上に設け
る表面保護膜をポリイミド層（１２）によって形成する
場合につき述べたが、この代わりに、シリコン樹脂等積
々の樹脂を使用することもでき、この場合にも上述同様
の作用効果を得ることができる。
また上述実施例においては、ＤＲＡＭを製造する場合に
つき述べたが、本発明は、この上述実施例に限らず、Ｓ
ＲＡＭ等種々の半導体装置を製造する場合に通用でき、
この場合にも上述同様の作用効果をｉすることができる
。
また本発明は上述実施例に限らず、本発明の要旨を逸脱
することなく、その他種々の構成が取り得ることは勿論
である。
〔発明の効果〕
本発明に依れば、第２の表面保護ＦＪ（１２）は１回の
印刷工程で所望の厚さに形成できると共にこの第２の表
面保護膜（１２）のコンタクト窓（１２＾）はこの第２
の表面保護膜（１２）を形成すると同時に形成でき、ま
た第１の表面保護膜（１１）のコンタクト窓（ＩＩＡ）
を形成するに際し、別にレジストを設ける必要がない様
にされているので、配線層上に第１の表面保護膜（１１
）と第２の表面保護Ｍｉ（１２）とを順次形成してなる
半導体装置を少ない工程で効率良く製造することができ
るという利益がある。
【図面の簡単な説明】
第１図は本発明平導体装置の製造方法の一実施例を示す
工程図、第２図は従来の半導体装置の製造方法を示す工
程図である。 （１）は半導体集積回路素子、（４）はボンディングパ
ッド、（９）は５ｉ（ｈ層、（１０）は配線層、（１１
）はＳｉＮ層、（１１八）は５ｉＮｊｆｆの窓、（１２
）はポリイミド層、　（１２Ａ）　はポリイミド層の窓
、　（１５）及び（１６）は夫々レジスト、（１７）は
凹版印刷用原版、（１８）はポリイミド樹脂である。

Claims (1)

  1. 【特許請求の範囲】 　配線層上に第１の表面保護膜と第２の表面保護膜とを
    形成してなる半導体装置の製造方法において、 上記配線層上に第１の表面保護膜を形成した後、上記配
    線層のボンディングパッドの上方部分を除く上記第１の
    表面保護膜上に第２の表面保護膜を印刷法により形成し
    、その後、上記第２の表面保護膜をマスクにして上記第
    １の表面保護膜をエッチングして上記ボンディングパッ
    ドの上方部分の上記第１の表面保護膜にコンタクト窓を
    形成する様にしたことを特徴とする半導体装置の製造方
    法。
JP62073162A 1987-03-27 1987-03-27 半導体装置の製造方法 Expired - Fee Related JP2687342B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62073162A JP2687342B2 (ja) 1987-03-27 1987-03-27 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62073162A JP2687342B2 (ja) 1987-03-27 1987-03-27 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS63239955A true JPS63239955A (ja) 1988-10-05
JP2687342B2 JP2687342B2 (ja) 1997-12-08

Family

ID=13510193

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62073162A Expired - Fee Related JP2687342B2 (ja) 1987-03-27 1987-03-27 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2687342B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012204661A (ja) * 2011-03-25 2012-10-22 Toppan Printing Co Ltd 薄膜トランジスタ装置およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5853479A (ja) * 1981-09-24 1983-03-30 Seiko Epson Corp 薄膜の製造方法
JPS59232424A (ja) * 1983-06-15 1984-12-27 Hitachi Ltd 半導体装置とその製造法
JPS6252936A (ja) * 1985-08-31 1987-03-07 Nitto Electric Ind Co Ltd 半導体素子被覆用ペ−スト組成物

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5853479A (ja) * 1981-09-24 1983-03-30 Seiko Epson Corp 薄膜の製造方法
JPS59232424A (ja) * 1983-06-15 1984-12-27 Hitachi Ltd 半導体装置とその製造法
JPS6252936A (ja) * 1985-08-31 1987-03-07 Nitto Electric Ind Co Ltd 半導体素子被覆用ペ−スト組成物

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012204661A (ja) * 2011-03-25 2012-10-22 Toppan Printing Co Ltd 薄膜トランジスタ装置およびその製造方法

Also Published As

Publication number Publication date
JP2687342B2 (ja) 1997-12-08

Similar Documents

Publication Publication Date Title
US6699735B2 (en) Semiconductor device and method for manufacturing the semiconductor device
TW554453B (en) Semiconductor device and method of manufacturing the same
JP2009181981A (ja) 半導体装置の製造方法および半導体装置
JP2000068401A (ja) 半導体装置およびその製造方法
US20030032276A1 (en) Method of fabricating a wafer level package
JP3262728B2 (ja) 半導体装置及びその製造方法
JPS63239955A (ja) 半導体装置の製造方法
JP4415443B2 (ja) 集積回路装置とその製法、及び、半導体ウエハ乃至保護基板の積層体
JPS5828860A (ja) 半導体装置及びその製造方法
JP2535890B2 (ja) 半導体装置の製造方法
JP2576496B2 (ja) 半導体記憶装置
KR100260561B1 (ko) 반도체 장치의 보호막 제조방법
JP2003037030A (ja) 半導体装置
TWI612587B (zh) 一種無基板半導體封裝製造方法
JPS5891662A (ja) 半導体装置の製造方法
JPH07105319B2 (ja) 半導体装置の製造方法
JP2664924B2 (ja) 半導体装置の製造方法
JP3178132B2 (ja) Ｌｏｃ型半導体装置の製造方法
JP2003332494A (ja) 半導体装置の製造方法
JPS5814746B2 (ja) ハンドウタイソウチノセイゾウホウホウ
JPH04299317A (ja) 光弁用半導体装置とその製造方法
JP3330673B2 (ja) 半導体装置及びその製造方法
JPH08139231A (ja) 樹脂封止型半導体装置
JP2007250952A (ja) 半導体装置およびその製造方法
JPH11176861A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees