JP2576496B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2576496B2 JP2576496B2 JP62073163A JP7316387A JP2576496B2 JP 2576496 B2 JP2576496 B2 JP 2576496B2 JP 62073163 A JP62073163 A JP 62073163A JP 7316387 A JP7316387 A JP 7316387A JP 2576496 B2 JP2576496 B2 JP 2576496B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- protective film
- cell array
- memory cell
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリセルアレイ部及び周辺部上方にポリイ
ミド樹脂等よりなる保護膜を設けてなる半導体記憶装
置、例えばダイナミック・ランダム・アクセス・メモリ
（以下DRAMという）に関する。
ミド樹脂等よりなる保護膜を設けてなる半導体記憶装
置、例えばダイナミック・ランダム・アクセス・メモリ
（以下DRAMという）に関する。
本発明はメモリセルアレイ部及び周辺部上方にポリイ
ミド樹脂等よりなる保護膜を設けてなる半導体記憶装
置、例えばDRAMにおいて、凹版印刷用の原版を用いて保
護膜を印刷形成することにより、メモリセルアレイ部上
方の保護膜の膜厚を厚くし、α線によるソフトエラーの
発生を有効に防止できる様にすると共に、周辺部上方の
保護膜の膜厚については、これを薄く形成することによ
り、コンタクト窓等を高い精度で形成できる様にすると
共に保護膜材料を効率良く使用できる様にしたものであ
る。
ミド樹脂等よりなる保護膜を設けてなる半導体記憶装
置、例えばDRAMにおいて、凹版印刷用の原版を用いて保
護膜を印刷形成することにより、メモリセルアレイ部上
方の保護膜の膜厚を厚くし、α線によるソフトエラーの
発生を有効に防止できる様にすると共に、周辺部上方の
保護膜の膜厚については、これを薄く形成することによ
り、コンタクト窓等を高い精度で形成できる様にすると
共に保護膜材料を効率良く使用できる様にしたものであ
る。
従来、メモリセルアレイ部及び周辺部上方にポリイミ
ド樹脂よりなる保護膜を設けてなるDRAMとして第３図に
その断面を概略的に示す様なものが提案されている。
ド樹脂よりなる保護膜を設けてなるDRAMとして第３図に
その断面を概略的に示す様なものが提案されている。
この第３図において、（１）は半導体基板を示し、こ
のDRAMにおいては、この半導体基板（１）の表面側にメ
モリセルアレイ部（２），周辺回路部（３）及びアルミ
ニウムによる配線層（４）が設けられる。この場合、配
線層（４）は絶縁層をなすSiO2層（５）を介して形成さ
れ、またこの配線層（４）上にはSiN層よりなる表面保
護膜（６）とポリイミド樹脂よりなる表面保護膜（７）
とが重畳して設けられる。また半導体基板（１）は接着
剤（８）によってリードフレーム（９）に固定され、配
線層（４）のボンディングパッド（4A）とリードフレー
ム（９）のリード（9A）とが金線（10）によって接続
（ボンディング）されると共にリード（9A）の先端部分
を除いてエポキシ樹脂（11）によってモールドされる。
のDRAMにおいては、この半導体基板（１）の表面側にメ
モリセルアレイ部（２），周辺回路部（３）及びアルミ
ニウムによる配線層（４）が設けられる。この場合、配
線層（４）は絶縁層をなすSiO2層（５）を介して形成さ
れ、またこの配線層（４）上にはSiN層よりなる表面保
護膜（６）とポリイミド樹脂よりなる表面保護膜（７）
とが重畳して設けられる。また半導体基板（１）は接着
剤（８）によってリードフレーム（９）に固定され、配
線層（４）のボンディングパッド（4A）とリードフレー
ム（９）のリード（9A）とが金線（10）によって接続
（ボンディング）されると共にリード（9A）の先端部分
を除いてエポキシ樹脂（11）によってモールドされる。
ここにSiN層（６）は水分が配線層（４）に入り込む
のを防ぎ、配線層（４）が腐蝕，断線しない様にすると
共にNaイオンがメモリセルアレイ部（２）及び周辺回路
部（３）に入り込むのを防ぎ、メモリセルアレイ部
（２）及び周辺回路部（３）の特性が劣化しない様にす
るために設けられるものであり、またポリイミド層
（７）は斯るSiN層（６）にクラックが発生しない様に
すると共にα線によるソフトエラーの発生を防止するた
めに設けられるものである。即ち表面保護膜をSiN層
（６）のみとするときは、半導体ウエーハの裏面研削工
程，分割（ダイシング，ブレーキング）工程，ワイヤボ
ンディング工程，モールド工程等でSiN層（６）が外部
と接触したり、或いはエポキシ樹脂（11）との熱膨張率
の差に起因してSiN層（６）にクラックが生ずることが
あり、これを放置するときは、このクラックから水分が
入り込み配線層（４）を腐蝕，断線させてしまうという
不都合がある。特に第３図例の様に軟かいアルミニウム
配線層（４）上に硬いSiN層（６）が設けられる場合に
あっては、このSiN層（６）は割れ易い状態におかれる
ことになる。そこで、近年製造されるDRAMにおいては、
第３図に示す様にSiN層（６）上に比較的軟い材料であ
るポリイミド樹脂からなる表面保護膜（７）を設け、Si
N層（６）が外部と接触したり、或いはエポキシ樹脂（1
1）との熱膨張率の差に起因して生ずるクラックを防止
し、配線層（４）に腐蝕，断線が生じない様にしてい
る。またポリイミド樹脂は低α線有機材料であることか
ら、ポリイミド層（７）を設けることは、同時にエポキ
シ樹脂（11）のフィラに含有されるウラン，トリウム等
から発生するα線を吸収し、メモリセルアレイ部（２）
に入り込むα線を減衰し、ソフトエラーを低減させ得る
ことにもなる。
のを防ぎ、配線層（４）が腐蝕，断線しない様にすると
共にNaイオンがメモリセルアレイ部（２）及び周辺回路
部（３）に入り込むのを防ぎ、メモリセルアレイ部
（２）及び周辺回路部（３）の特性が劣化しない様にす
るために設けられるものであり、またポリイミド層
（７）は斯るSiN層（６）にクラックが発生しない様に
すると共にα線によるソフトエラーの発生を防止するた
めに設けられるものである。即ち表面保護膜をSiN層
（６）のみとするときは、半導体ウエーハの裏面研削工
程，分割（ダイシング，ブレーキング）工程，ワイヤボ
ンディング工程，モールド工程等でSiN層（６）が外部
と接触したり、或いはエポキシ樹脂（11）との熱膨張率
の差に起因してSiN層（６）にクラックが生ずることが
あり、これを放置するときは、このクラックから水分が
入り込み配線層（４）を腐蝕，断線させてしまうという
不都合がある。特に第３図例の様に軟かいアルミニウム
配線層（４）上に硬いSiN層（６）が設けられる場合に
あっては、このSiN層（６）は割れ易い状態におかれる
ことになる。そこで、近年製造されるDRAMにおいては、
第３図に示す様にSiN層（６）上に比較的軟い材料であ
るポリイミド樹脂からなる表面保護膜（７）を設け、Si
N層（６）が外部と接触したり、或いはエポキシ樹脂（1
1）との熱膨張率の差に起因して生ずるクラックを防止
し、配線層（４）に腐蝕，断線が生じない様にしてい
る。またポリイミド樹脂は低α線有機材料であることか
ら、ポリイミド層（７）を設けることは、同時にエポキ
シ樹脂（11）のフィラに含有されるウラン，トリウム等
から発生するα線を吸収し、メモリセルアレイ部（２）
に入り込むα線を減衰し、ソフトエラーを低減させ得る
ことにもなる。
しかしながら、斯る従来のDRAMにおいては、ポリイミ
ド層（７）は、その膜厚を２〜３μｍ程度と薄く形成さ
れていたため、α線を充分に吸収できず、α線によるソ
フトエラーを有効に防止することができないという不都
合があった。
ド層（７）は、その膜厚を２〜３μｍ程度と薄く形成さ
れていたため、α線を充分に吸収できず、α線によるソ
フトエラーを有効に防止することができないという不都
合があった。
この場合、ポリイミド層（７）全体を厚く形成するこ
とが考えられるが、この様にするときは、ワイヤボンデ
ィングを行うために周辺部に設けるコンタクト窓（7A）
等を高い位置精度で形成できないという不都合があっ
た。
とが考えられるが、この様にするときは、ワイヤボンデ
ィングを行うために周辺部に設けるコンタクト窓（7A）
等を高い位置精度で形成できないという不都合があっ
た。
本発明は斯る点に鑑み、斯る不都合を解消する様にし
た半導体記憶装置を提供することを目的とする。
た半導体記憶装置を提供することを目的とする。
本発明に依る半導体記憶装置は、例えば第１図に示す
ように、メモリセルアレイ部（２）及び周辺部（12）上
方に保護膜（７）を設けてなる半導体記憶装置におい
て、例えば第２図に示すように、メモリセルアレイ部
（２）に対向する部分の凹部（16B）が周辺部（12）に
対向する部分の凹部（16C）よりも深い凹版印刷用の原
版（14）を用いて保護膜（７）を印刷形成することによ
り、メモリセルアレイ部（２）上方の保護膜（7B）の膜
厚を厚くし、周辺部上方の保護膜（7C）の膜厚を薄くし
たものである。
ように、メモリセルアレイ部（２）及び周辺部（12）上
方に保護膜（７）を設けてなる半導体記憶装置におい
て、例えば第２図に示すように、メモリセルアレイ部
（２）に対向する部分の凹部（16B）が周辺部（12）に
対向する部分の凹部（16C）よりも深い凹版印刷用の原
版（14）を用いて保護膜（７）を印刷形成することによ
り、メモリセルアレイ部（２）上方の保護膜（7B）の膜
厚を厚くし、周辺部上方の保護膜（7C）の膜厚を薄くし
たものである。
斯る本発明に依れば、メモリセルアレイ部（２）上方
の保護膜（7B）を膜厚を厚くする様になされているの
で、α線をこの保護膜（7B）で充分に吸収してメモリセ
ルアレイ部（２）に入り込むα線を低減し、α線による
ソフトエラーの発生を有効に防止できる。また、α線の
影響を受けない周辺部（12）上方については、その膜厚
を薄くする様になされているので、コンタクト窓（7A）
等を高い位置精度で形成できると共に保護膜材料を効率
良く使用できる。しかも、凹部印刷用の原版（14）の凹
部（16）の深さを変えるだけで、保護膜（７）の膜厚を
所望の厚さに形成できる。
の保護膜（7B）を膜厚を厚くする様になされているの
で、α線をこの保護膜（7B）で充分に吸収してメモリセ
ルアレイ部（２）に入り込むα線を低減し、α線による
ソフトエラーの発生を有効に防止できる。また、α線の
影響を受けない周辺部（12）上方については、その膜厚
を薄くする様になされているので、コンタクト窓（7A）
等を高い位置精度で形成できると共に保護膜材料を効率
良く使用できる。しかも、凹部印刷用の原版（14）の凹
部（16）の深さを変えるだけで、保護膜（７）の膜厚を
所望の厚さに形成できる。
以下、第１図及び第２図を参照して本発明半導体記憶
装置の一実施例につき、本発明をDRAMに適用した場合を
例にして説明しよう。尚、この第１図及び第２図におい
て、第３図に対応する部分には同一符号を付す。
装置の一実施例につき、本発明をDRAMに適用した場合を
例にして説明しよう。尚、この第１図及び第２図におい
て、第３図に対応する部分には同一符号を付す。
本例においては、第１図に示す様に半導体基板（１）
の表面側にメモリセルアレイ部（２），周辺回路部
（３）及びアルミニウムによる配線層（４）を設ける。
この場合、メモリセルアレイ部（２）は半導体基板
（１）の表面側中央部に設け、周辺回路部（３）は半導
体基板（１）の表面側周辺部（12）に設ける。また配線
層（４）は絶縁層をなすSiO層（５）を介して形成し、
また、この配線層（４）上にSiN層よりなる表面保護膜
（６）とポリイミド樹脂よりなる表面保護膜（７）とを
重畳して設ける。この場合、ポリイミド層（７）はメモ
リセルアレイ部（２）上方の部分（7B）の膜厚を厚く、
例えば35μｍ〜50μｍとなる様にすると共に、周辺部
（12）上方の部分（7C）については、その膜厚を薄く、
例えば３μｍ〜５μｍとなる様に形成する。
の表面側にメモリセルアレイ部（２），周辺回路部
（３）及びアルミニウムによる配線層（４）を設ける。
この場合、メモリセルアレイ部（２）は半導体基板
（１）の表面側中央部に設け、周辺回路部（３）は半導
体基板（１）の表面側周辺部（12）に設ける。また配線
層（４）は絶縁層をなすSiO層（５）を介して形成し、
また、この配線層（４）上にSiN層よりなる表面保護膜
（６）とポリイミド樹脂よりなる表面保護膜（７）とを
重畳して設ける。この場合、ポリイミド層（７）はメモ
リセルアレイ部（２）上方の部分（7B）の膜厚を厚く、
例えば35μｍ〜50μｍとなる様にすると共に、周辺部
（12）上方の部分（7C）については、その膜厚を薄く、
例えば３μｍ〜５μｍとなる様に形成する。
また本例においては、半導体基板（１）を接着剤
（８）によってリードフレーム（９）に固定し、配線層
（４）のボンディングパッド（4A）とリードフレーム
（９）のリード（9A）とを金線（10）によって接続する
と共にリード（9A）の先端部分を除き全体をエポキシ樹
脂（11）によってモールドする。
（８）によってリードフレーム（９）に固定し、配線層
（４）のボンディングパッド（4A）とリードフレーム
（９）のリード（9A）とを金線（10）によって接続する
と共にリード（9A）の先端部分を除き全体をエポキシ樹
脂（11）によってモールドする。
次に第２図を参照して本例のDRAMを製造する場合につ
き説明しよう。
き説明しよう。
先ず第２図Ａに示す様に、半導体ウエーハ（13）を用
意し、この半導体ウエーハ（13）のチップとして分割さ
れる部分（13A）（13A）……（13A）の夫々の表面側に
メモリセルアレイ部（２）及び周辺回路部（３）を形成
した後、この半導体ウエーハ（13）上にSiO層（５），
配線層（４）及びSiN層（６）を順次形成する。
意し、この半導体ウエーハ（13）のチップとして分割さ
れる部分（13A）（13A）……（13A）の夫々の表面側に
メモリセルアレイ部（２）及び周辺回路部（３）を形成
した後、この半導体ウエーハ（13）上にSiO層（５），
配線層（４）及びSiN層（６）を順次形成する。
次に第２図Ｂに示す様に、凹版印刷用の原版（14）を
用意する。この原版（14）は各チップ部分（13A）（13
A）………（13A）ごとにボンディングパッド（4A）に対
向する部分を除き、その他の部分にポリイミド樹脂（1
5）を充填する凹部（16）を形成してなるものであり、
本例においてはメモリセルアレイ部（２）に対向する部
分の凹部（16B）を比較的深く、例えば35μｍ〜50μｍ
に形成し、周辺部（12）に対向する凹部（16C）につい
ては比較的浅く、例えば３μｍ〜５μｍの深さに形成す
る。そこで本例においては、この原版（14）の凹部（1
6）にポリイミド樹脂（15）を充填して、これを第２図
Ｃに示す様にSiN層（６）に押し当てた後、第２図Ｄに
示す様にこの原版（14）をSiN層（６）から離脱させ
る。この様にすると、ボンディングパッド（4A）に対向
する部分にコンタクト窓（7A）を有するポリイミド層
（７）が印刷形成される。そこで、この後、このポリイ
ミド層（７）を加熱処理して硬化させる。この場合、メ
モリセルアレイ部（２）上方のポリイミド層（7B）は比
較的厚く、例えば35μｍ〜50μｍに形成され、周辺部
（12）に対向する部分のポリイミド層（7C）については
比較的薄く、例えば３μｍ〜５μｍの厚さに形成され
る。
用意する。この原版（14）は各チップ部分（13A）（13
A）………（13A）ごとにボンディングパッド（4A）に対
向する部分を除き、その他の部分にポリイミド樹脂（1
5）を充填する凹部（16）を形成してなるものであり、
本例においてはメモリセルアレイ部（２）に対向する部
分の凹部（16B）を比較的深く、例えば35μｍ〜50μｍ
に形成し、周辺部（12）に対向する凹部（16C）につい
ては比較的浅く、例えば３μｍ〜５μｍの深さに形成す
る。そこで本例においては、この原版（14）の凹部（1
6）にポリイミド樹脂（15）を充填して、これを第２図
Ｃに示す様にSiN層（６）に押し当てた後、第２図Ｄに
示す様にこの原版（14）をSiN層（６）から離脱させ
る。この様にすると、ボンディングパッド（4A）に対向
する部分にコンタクト窓（7A）を有するポリイミド層
（７）が印刷形成される。そこで、この後、このポリイ
ミド層（７）を加熱処理して硬化させる。この場合、メ
モリセルアレイ部（２）上方のポリイミド層（7B）は比
較的厚く、例えば35μｍ〜50μｍに形成され、周辺部
（12）に対向する部分のポリイミド層（7C）については
比較的薄く、例えば３μｍ〜５μｍの厚さに形成され
る。
次に第２図Ｅに示す様にポリイミド層（７）をマスク
としてSiN層（６）をエッチングしてボンディングパッ
ド（4A）上にコンタクト窓（6A）を形成する。
としてSiN層（６）をエッチングしてボンディングパッ
ド（4A）上にコンタクト窓（6A）を形成する。
次に半導体ウエーハ（13）の裏面を研削して所定の厚
さにした後、第１図に示す様に半導体ウエーハ（13）を
各チップに分割し、その後、このチップを接着剤（８）
を用いてリードフレーム（９）に固定し、ボンディング
パッド（4A）とリード（9A）とを金線（10）で接続した
後、エポキシ樹脂（11）によって樹脂封止を行い、本例
のDRAMを得る様にする。
さにした後、第１図に示す様に半導体ウエーハ（13）を
各チップに分割し、その後、このチップを接着剤（８）
を用いてリードフレーム（９）に固定し、ボンディング
パッド（4A）とリード（9A）とを金線（10）で接続した
後、エポキシ樹脂（11）によって樹脂封止を行い、本例
のDRAMを得る様にする。
斯る本例のDRAMにおいては、メモリセルアレイ部
（２）上方のポリイミド層（7B）の膜厚を厚く、例えば
35μｍ〜50μｍとする様になされているので、エポキシ
樹脂（１）のフィラに含有されているウラン，トリウム
等により発生するα線をこのポリイミド層（7B）で充分
に吸収しメモリセルアレイ部（２）に入り込むα線を充
分に減衰させることができ、α線によるソフトエラーの
発生を有効に防止することができるという利益がある。
（２）上方のポリイミド層（7B）の膜厚を厚く、例えば
35μｍ〜50μｍとする様になされているので、エポキシ
樹脂（１）のフィラに含有されているウラン，トリウム
等により発生するα線をこのポリイミド層（7B）で充分
に吸収しメモリセルアレイ部（２）に入り込むα線を充
分に減衰させることができ、α線によるソフトエラーの
発生を有効に防止することができるという利益がある。
またα線によるソフトエラーを考慮する必要のない周
辺部（12）上方のポリイミド層（7C）については、その
膜厚を薄く、例えば３μｍ〜５μｍとする様になされて
いるので、ポリイミド樹脂を不必要に使用することがな
く、ポリイミド樹脂を効率良く使用することができると
共にコンタクト窓（7A）を高い位置精度で形成できると
いう利益がある。
辺部（12）上方のポリイミド層（7C）については、その
膜厚を薄く、例えば３μｍ〜５μｍとする様になされて
いるので、ポリイミド樹脂を不必要に使用することがな
く、ポリイミド樹脂を効率良く使用することができると
共にコンタクト窓（7A）を高い位置精度で形成できると
いう利益がある。
また本実施例においては、凹版印刷用の原版（14）を
用意し、この原版（14）を用いてポリイミド層（７）を
印刷形成する様にしているので、レジストを用いてポリ
イミド層（７）をエッチングして窓（7A）を設ける作業
を要せず、一回の印刷工程で窓（7A）の部分を除く部分
にのみポリイミド層（７）を形成することができる。
用意し、この原版（14）を用いてポリイミド層（７）を
印刷形成する様にしているので、レジストを用いてポリ
イミド層（７）をエッチングして窓（7A）を設ける作業
を要せず、一回の印刷工程で窓（7A）の部分を除く部分
にのみポリイミド層（７）を形成することができる。
また本実施例においては、凹版印刷用の原版（14）の
凹部（16）の深さを変えるだけで、ポリイミド層（７）
の膜厚を所望の厚さに形成できる。
凹部（16）の深さを変えるだけで、ポリイミド層（７）
の膜厚を所望の厚さに形成できる。
また本実施例によれば、半導体ウエーハ（13）を裏面
研削する前の工程でポリイミド層（７）を形成する様に
しているので、その後の工程例えば半導体ウエーハ（1
3）の裏面研削，分割（ダイシング，ブレーキング），
ワイヤボンディング等の工程でSiN層（６）にクラック
が発生することを有効に防止することができるという利
益がある。
研削する前の工程でポリイミド層（７）を形成する様に
しているので、その後の工程例えば半導体ウエーハ（1
3）の裏面研削，分割（ダイシング，ブレーキング），
ワイヤボンディング等の工程でSiN層（６）にクラック
が発生することを有効に防止することができるという利
益がある。
尚、上述実施例においては、SiN層（６）上に設ける
表面保護膜をポリイミド層（７）によって形成する場合
につき述べたが、この代わりに、シリコン樹脂等種々の
樹脂を使用することもでき、この場合にも上述同様の作
用効果を得ることができる。
表面保護膜をポリイミド層（７）によって形成する場合
につき述べたが、この代わりに、シリコン樹脂等種々の
樹脂を使用することもでき、この場合にも上述同様の作
用効果を得ることができる。
また上述実施例においては、DRAMを製造する場合につ
い述べたが、本発明は、この上述実施例に限らず、SRAM
等種々の半導体装置を製造する場合に適用でき、この場
合にも上述同様の作用効果を得ることができる。
い述べたが、本発明は、この上述実施例に限らず、SRAM
等種々の半導体装置を製造する場合に適用でき、この場
合にも上述同様の作用効果を得ることができる。
また上述実施例においては、SiN層（６）上に表面保
護膜を形成する場合につき述べたが、この代わりに、Si
N（６）層を設けず、ポリイミド層（７）等による表面
保護膜を直接形成する場合にも適用でき、この場合にも
上述同様の作用効果を得ることができる。
護膜を形成する場合につき述べたが、この代わりに、Si
N（６）層を設けず、ポリイミド層（７）等による表面
保護膜を直接形成する場合にも適用でき、この場合にも
上述同様の作用効果を得ることができる。
また本発明は上述実施例に限らず、本発明の要旨を逸
脱することなく、その他種々の構成が取り得ることは勿
論である。
脱することなく、その他種々の構成が取り得ることは勿
論である。
本発明に依れば、メモリセルアレイ部（２）上方の保
護膜（7B）の膜厚を厚くする様になされているので、α
線によるソフトエラーの発生を有効に防止できると共
に、α線による影響を受けない周辺部（13）の保護膜
（7C）についてはその膜厚を薄くする様になされている
ので、保護膜材料を有効に使用できると共にコンタクト
窓（7A）等を高い位置精度で形成することができるとい
う利益がある。
護膜（7B）の膜厚を厚くする様になされているので、α
線によるソフトエラーの発生を有効に防止できると共
に、α線による影響を受けない周辺部（13）の保護膜
（7C）についてはその膜厚を薄くする様になされている
ので、保護膜材料を有効に使用できると共にコンタクト
窓（7A）等を高い位置精度で形成することができるとい
う利益がある。
しかも、凹版印刷用の原版を用いて保護膜を印刷形成
するようにしているので、原版の凹部の深さを変えるだ
けで、保護膜の膜厚を所望の厚さに形成することができ
る。したがって、メモリセルアレイ部に対向する部分の
原版の凹部をα線の遮蔽のために必要な一定値の深さに
形成することにより、メモリセルアレイ部上方の保護膜
の膜厚を容易且つ正確に一定値に揃えることができると
いう利益がある。
するようにしているので、原版の凹部の深さを変えるだ
けで、保護膜の膜厚を所望の厚さに形成することができ
る。したがって、メモリセルアレイ部に対向する部分の
原版の凹部をα線の遮蔽のために必要な一定値の深さに
形成することにより、メモリセルアレイ部上方の保護膜
の膜厚を容易且つ正確に一定値に揃えることができると
いう利益がある。
第１図は本発明半導体記憶装置の一実施例の要部を示す
概略的断面図、第２図は第１図例の製造工程を示す線
図、第３図は従来のDRAMの要部を示す概略的断面図であ
る。 （１）は半導体基板、（２）はメモリセルアレイ部、
（３）は周辺回路部、（４）は配線層、（５）はSiO
2層、（６）はSiN層、（７）はポリイミド層、（９）は
リードフレーム、（10）は金線、（11）はエポキシ樹
脂、（12）は周辺部である。
概略的断面図、第２図は第１図例の製造工程を示す線
図、第３図は従来のDRAMの要部を示す概略的断面図であ
る。 （１）は半導体基板、（２）はメモリセルアレイ部、
（３）は周辺回路部、（４）は配線層、（５）はSiO
2層、（６）はSiN層、（７）はポリイミド層、（９）は
リードフレーム、（10）は金線、（11）はエポキシ樹
脂、（12）は周辺部である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 (72)発明者 小野 義勝 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭58−78445（ＪＰ，Ａ) 特開 昭59−127843（ＪＰ，Ａ) 特開 昭61−84849（ＪＰ，Ａ)
Claims (1)
- 【請求項１】メモリセルアレイ部及び周辺部上方に保護
膜を設けてなる半導体記憶装置において、 上記メモリセルアレイ部に対向する部分の凹部が上記周
辺部に対向する部分の凹部よりも深い凹版印刷用の原版
を用いて保護膜を印刷形成することにより、上記メモリ
セルアレイ部上方の保護膜の膜厚を厚くし、上記周辺部
上方の保護膜の膜厚を薄くしたことを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073163A JP2576496B2 (ja) | 1987-03-27 | 1987-03-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073163A JP2576496B2 (ja) | 1987-03-27 | 1987-03-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63239977A JPS63239977A (ja) | 1988-10-05 |
| JP2576496B2 true JP2576496B2 (ja) | 1997-01-29 |
Family
ID=13510222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62073163A Expired - Fee Related JP2576496B2 (ja) | 1987-03-27 | 1987-03-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2576496B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH038334A (ja) * | 1989-06-06 | 1991-01-16 | Nec Corp | 半導体装置 |
| JP5195095B2 (ja) * | 2008-07-04 | 2013-05-08 | 株式会社デンソー | 電子装置 |
| WO2019093245A1 (ja) * | 2017-11-09 | 2019-05-16 | 富士フイルム株式会社 | 装置、有機層形成用組成物 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5878445A (ja) * | 1981-11-04 | 1983-05-12 | Nec Corp | 半導体装置 |
| JPS59127843A (ja) * | 1983-01-12 | 1984-07-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6184849A (ja) * | 1984-10-03 | 1986-04-30 | Fujitsu Ltd | 半導体装置 |
-
1987
- 1987-03-27 JP JP62073163A patent/JP2576496B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63239977A (ja) | 1988-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9343432B2 (en) | Semiconductor chip stack having improved encapsulation | |
| US6118176A (en) | Stacked chip assembly utilizing a lead frame | |
| US4712129A (en) | Integrated circuit device with textured bar cover | |
| KR100842976B1 (ko) | 반도체장치 | |
| JPS6249741B2 (ja) | ||
| JP2576496B2 (ja) | 半導体記憶装置 | |
| US4481526A (en) | Semiconductor device | |
| US5264726A (en) | Chip-carrier | |
| US20190006342A1 (en) | Rigid adhesive package-on-package semiconductors | |
| JP2535890B2 (ja) | 半導体装置の製造方法 | |
| CN109545809B (zh) | 一种半导体封装器件 | |
| JP2687342B2 (ja) | 半導体装置の製造方法 | |
| JPS6136709B2 (ja) | ||
| JP2837488B2 (ja) | 半導体装置 | |
| JPH0498875A (ja) | 半導体メモリ | |
| US20230079686A1 (en) | Semiconductor package and method for fabricating the same | |
| JPS6255696B2 (ja) | ||
| JP2567870B2 (ja) | 半導体記憶装置 | |
| JP2801319B2 (ja) | 半導体装置 | |
| CA2021682C (en) | Chip-carrier with alpha ray shield | |
| JP2836166B2 (ja) | チツプキヤリア | |
| JP2500686B2 (ja) | 半導体装置の製造方法 | |
| JPS627700B2 (ja) | ||
| JPS6150349A (ja) | 半導体装置の製造方法 | |
| JPS6219064B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |