JPH038334A - 半導体装置 - Google Patents
半導体装置Info
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- JPH038334A JPH038334A JP14491189A JP14491189A JPH038334A JP H038334 A JPH038334 A JP H038334A JP 14491189 A JP14491189 A JP 14491189A JP 14491189 A JP14491189 A JP 14491189A JP H038334 A JPH038334 A JP H038334A
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- Pending
Links
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- 229920001721 polyimide Polymers 0.000 claims abstract description 20
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に、エレクトロマイグレ
ーション耐性を要求される半導体装置に関する。
ーション耐性を要求される半導体装置に関する。
従来、この種の半導体装置のパッシベーション膜として
はＣＶＤにより成膜されたＰＳＧ膜や、プラズマＣＶＤ
により成膜されたシリコン窒化膜が用いられている。
はＣＶＤにより成膜されたＰＳＧ膜や、プラズマＣＶＤ
により成膜されたシリコン窒化膜が用いられている。
ＬＳＩの配線の微細化にともない、配線中を流れる電流
密度は大きくなり、エレクトロマイグレーションが、信
頼性上の大きな問題となってきている。パッシベーショ
ン膜の機械的封じ込め効果により、エレクトロマイグレ
ーションが抑制されることは良く知られているが、上述
したような従来のパッシベーション膜は、ＣＶＤ膜の特
性として配線段差の側部が強度が弱いため、エレクトロ
マイグレーションによりクラックが発生し、場合によっ
てはウィスカーが発生してエレクトロマイグレーション
抑制効果が無くなってしまう（第３図）。
密度は大きくなり、エレクトロマイグレーションが、信
頼性上の大きな問題となってきている。パッシベーショ
ン膜の機械的封じ込め効果により、エレクトロマイグレ
ーションが抑制されることは良く知られているが、上述
したような従来のパッシベーション膜は、ＣＶＤ膜の特
性として配線段差の側部が強度が弱いため、エレクトロ
マイグレーションによりクラックが発生し、場合によっ
てはウィスカーが発生してエレクトロマイグレーション
抑制効果が無くなってしまう（第３図）。
本発明の半導体装置は、最上層金属配線層を覆って形成
された無機絶縁膜からなるパッシベーション膜上に、平
坦部膜厚が、前記最上層配線金属層膜厚の２分の１以上
３倍以下のポリイミド膜が形成されたることを特徴とす
る。
された無機絶縁膜からなるパッシベーション膜上に、平
坦部膜厚が、前記最上層配線金属層膜厚の２分の１以上
３倍以下のポリイミド膜が形成されたることを特徴とす
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
ここで最上層配線層よりも下層の配線２層間膜。
素子部等は省略しである。１３は再上層のアルミニウム
配線、１４はプラズマＣＶＤ法により形成した膜厚０．
５μｍのシリコン窒化膜、１５は平坦部膜厚０．５μｍ
のポリイミド膜である。ポリイミド膜１５の形成は、ポ
リイミド前駆体を回転塗布し、１５０℃３０分、２４０
℃３０分、３５０℃６０分の熱処理を行うことによりな
される。こうして得らｈた半導体装置のエレクトロマイ
グレーション耐性を調べるため以下の実験を行った。
配線、１４はプラズマＣＶＤ法により形成した膜厚０．
５μｍのシリコン窒化膜、１５は平坦部膜厚０．５μｍ
のポリイミド膜である。ポリイミド膜１５の形成は、ポ
リイミド前駆体を回転塗布し、１５０℃３０分、２４０
℃３０分、３５０℃６０分の熱処理を行うことによりな
される。こうして得らｈた半導体装置のエレクトロマイ
グレーション耐性を調べるため以下の実験を行った。
シリコン基板の酸化膜上に、高さ１．０μｍまたは０．
５μｍのＡＩｌ配線を形成し、プラズマＣＶＤ法による
シリコン窒化膜０．５μｍを成長後、ポリイミド膜を、
平坦部膜厚が、ＡＩ配線高さのｌ／４．１／２，１，２
．４倍となるようそれぞれ形成し、評価サンプルを作成
した。また、ポリイミドを形成しない水準も作成した。
５μｍのＡＩｌ配線を形成し、プラズマＣＶＤ法による
シリコン窒化膜０．５μｍを成長後、ポリイミド膜を、
平坦部膜厚が、ＡＩ配線高さのｌ／４．１／２，１，２
．４倍となるようそれぞれ形成し、評価サンプルを作成
した。また、ポリイミドを形成しない水準も作成した。
配線幅５μｍ。
長さ５００μｍのテストパターンで温［２００℃、電流
密度２．０Ｘ１０’Ａ／−の条件でエレクトロマイグレ
ーション寿命を調べたところ、配線高さによらず、ポリ
イミド膜厚が、配線高さ×１／２以上の水準では平均故
障時間が、ポリイミド無しの水準に比べ約１０倍長い値
で一定した。また、試験後の外観でこれらの水準にはシ
リコン窒化膜のクラックは発生していなかった。
密度２．０Ｘ１０’Ａ／−の条件でエレクトロマイグレ
ーション寿命を調べたところ、配線高さによらず、ポリ
イミド膜厚が、配線高さ×１／２以上の水準では平均故
障時間が、ポリイミド無しの水準に比べ約１０倍長い値
で一定した。また、試験後の外観でこれらの水準にはシ
リコン窒化膜のクラックは発生していなかった。
この結果から、ポリイミド膜厚は、配線膜厚の２分の１
以上あれば充分である。また３倍よりも厚いと、回転塗
布による膜形成が難しくなり、ポリイミドの熱処理にも
時間がかかり、コスト高の原因となる。
以上あれば充分である。また３倍よりも厚いと、回転塗
布による膜形成が難しくなり、ポリイミドの熱処理にも
時間がかかり、コスト高の原因となる。
第１図（Ａ）〜（Ｃ）は本発明の他の実施例の縦断面図
である。一実施例と同様、最上層配線２３を覆ってプラ
ズマＣＶＤ法によりシリコン窒化膜２４或いはシリコン
オキシナイトライド膜を形成した後、感光性ポリイミド
２５を平坦部膜厚が１．０μｍになるよう塗布する（第
２図（Ａ））。露光−現象によりバッド部を開孔した後
４００℃６０分の熱処理によりポリイミド膜を形成する
（第２図（Ｂ））、次に、このポリイミド膜２５をマス
クとしてシリコン窒化膜２４をエツチングする（第２図
（Ｃ））。この実施例では感光性ポリイミドを用い、し
かもそれをバッド開孔の際のマスクとしているため工程
数を削減することができる。
である。一実施例と同様、最上層配線２３を覆ってプラ
ズマＣＶＤ法によりシリコン窒化膜２４或いはシリコン
オキシナイトライド膜を形成した後、感光性ポリイミド
２５を平坦部膜厚が１．０μｍになるよう塗布する（第
２図（Ａ））。露光−現象によりバッド部を開孔した後
４００℃６０分の熱処理によりポリイミド膜を形成する
（第２図（Ｂ））、次に、このポリイミド膜２５をマス
クとしてシリコン窒化膜２４をエツチングする（第２図
（Ｃ））。この実施例では感光性ポリイミドを用い、し
かもそれをバッド開孔の際のマスクとしているため工程
数を削減することができる。
以上説明したように１本発明は、通常のパッシベーショ
ン膜上にポリイミド膜を設けることにより、ＣＶＤ膜の
持つ段差側部の脆弱さを補強し、エレクトロマイグレー
ションによるクラックの発生を抑えることができるので
、エレクトロマイグレーションが抑制され、きわめて高
い信頼性が得られる。
ン膜上にポリイミド膜を設けることにより、ＣＶＤ膜の
持つ段差側部の脆弱さを補強し、エレクトロマイグレー
ションによるクラックの発生を抑えることができるので
、エレクトロマイグレーションが抑制され、きわめて高
い信頼性が得られる。
１１．２１．３１・・・・・・半導体基板、１２゜２２
．３２・・・・・・絶ＡＬ １３，３３・・・・・・
アルミニウム配線、１４，２４．３４・・・・・・シリ
コン窒化膜、２３・・・・・・パッド電極、１５・・・
・・・ポリイミド膜、２５・・・・・・感光性ポリイミ
ド、３５・・団・クラック、３６・・・・・・ウィスカ
ー
．３２・・・・・・絶ＡＬ １３，３３・・・・・・
アルミニウム配線、１４，２４．３４・・・・・・シリ
コン窒化膜、２３・・・・・・パッド電極、１５・・・
・・・ポリイミド膜、２５・・・・・・感光性ポリイミ
ド、３５・・団・クラック、３６・・・・・・ウィスカ
ー
Claims (1)
- 最上層金属配線層を覆って形成された無機絶縁膜からな
るパッシベーション膜上に、平坦部膜厚が前記最上層金
属配線層膜厚の２分の１以上、３倍以下の膜厚のポリイ
ミド膜が形成されたることを特徴とする半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14491189A JPH038334A (ja) | 1989-06-06 | 1989-06-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14491189A JPH038334A (ja) | 1989-06-06 | 1989-06-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH038334A true JPH038334A (ja) | 1991-01-16 |
Family
ID=15373141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14491189A Pending JPH038334A (ja) | 1989-06-06 | 1989-06-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH038334A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04179124A (ja) * | 1990-11-09 | 1992-06-25 | Nec Yamagata Ltd | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617037A (en) * | 1979-07-23 | 1981-02-18 | Fujitsu Ltd | Resin-sealed semiconductor device |
| JPS5882534A (ja) * | 1981-07-10 | 1983-05-18 | Hitachi Ltd | 半導体装置 |
| JPS59220935A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63239977A (ja) * | 1987-03-27 | 1988-10-05 | Sony Corp | 半導体記憶装置 |
-
1989
- 1989-06-06 JP JP14491189A patent/JPH038334A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5617037A (en) * | 1979-07-23 | 1981-02-18 | Fujitsu Ltd | Resin-sealed semiconductor device |
| JPS5882534A (ja) * | 1981-07-10 | 1983-05-18 | Hitachi Ltd | 半導体装置 |
| JPS59220935A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63239977A (ja) * | 1987-03-27 | 1988-10-05 | Sony Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04179124A (ja) * | 1990-11-09 | 1992-06-25 | Nec Yamagata Ltd | 半導体装置の製造方法 |
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