JPS60109248A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPS60109248A JPS60109248A JP21618283A JP21618283A JPS60109248A JP S60109248 A JPS60109248 A JP S60109248A JP 21618283 A JP21618283 A JP 21618283A JP 21618283 A JP21618283 A JP 21618283A JP S60109248 A JPS60109248 A JP S60109248A
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- Japan
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- semiconductor integrated
- circuit device
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置技術さらには多層配線
構造を有する早場体集積回路装置九適用して特に有効な
技術に関するもので、たとえば、下層のアルミニウム配
線と上層のアルミニウム配線とをスルーホールを介して
接続するよう釦した半導体集積回路装置技術用して有効
な技術に関するものである。
構造を有する早場体集積回路装置九適用して特に有効な
技術に関するもので、たとえば、下層のアルミニウム配
線と上層のアルミニウム配線とをスルーホールを介して
接続するよう釦した半導体集積回路装置技術用して有効
な技術に関するものである。
多層配線構造を有する半導体集積回路装置１例えばアル
ミニウムを用いた２層配ａ構造を有する半導体集積回路
装置にあっては、下層のアルミニウム配線と上層のアル
ミニウム配線とを絶縁−隔離するための層間絶縁膜が設
けられる。そして、この眉間絶縁膜に開孔されたスルー
ポールを介して両層の配線が部分的に接続され、これに
より多層構造の配線が形成される。この場合の眉間絶縁
膜としてはＰＳＧ（リン・シリケート・ガラス）が使用
される。
ミニウムを用いた２層配ａ構造を有する半導体集積回路
装置にあっては、下層のアルミニウム配線と上層のアル
ミニウム配線とを絶縁−隔離するための層間絶縁膜が設
けられる。そして、この眉間絶縁膜に開孔されたスルー
ポールを介して両層の配線が部分的に接続され、これに
より多層構造の配線が形成される。この場合の眉間絶縁
膜としてはＰＳＧ（リン・シリケート・ガラス）が使用
される。
ところで、上述した多層配線構造において、上層のアル
ミニウム配線を上記スルーボールを介して下層のアルミ
ニウム配線に部分的忙接続するためには、先ず、そのス
ルーホールの下から覗いている下層アルミニウム配線の
露出表面をきれいにクリーニングしなければならない。
ミニウム配線を上記スルーボールを介して下層のアルミ
ニウム配線に部分的忙接続するためには、先ず、そのス
ルーホールの下から覗いている下層アルミニウム配線の
露出表面をきれいにクリーニングしなければならない。
このクリーニングはアルゴンなどのイオンをたたきつけ
る、いわゆるイオン・スパッタ・エツチングによって行
なわれる。このイオン拳スパッタ・エツチングが行なわ
れた後、アルミニウムがデポジットされ、さらにバター
ニング・エッチされて、２層目の配線が形成される。
る、いわゆるイオン・スパッタ・エツチングによって行
なわれる。このイオン拳スパッタ・エツチングが行なわ
れた後、アルミニウムがデポジットされ、さらにバター
ニング・エッチされて、２層目の配線が形成される。
バッターエツチングによるクリーニングを行なう際に、
そのイオン例えばアルゴン−イオンが層間絶縁膜中に侵
入し、この侵入したイオンが、上層の配線を形成した後
に行なわれる熱処理などＫよって再放出−され、これに
より上層の配線にふくれなどの欠陥が生じてしまう、と
いう問題点が生ずるということが本発明者によってあき
らがとされた。
そのイオン例えばアルゴン−イオンが層間絶縁膜中に侵
入し、この侵入したイオンが、上層の配線を形成した後
に行なわれる熱処理などＫよって再放出−され、これに
より上層の配線にふくれなどの欠陥が生じてしまう、と
いう問題点が生ずるということが本発明者によってあき
らがとされた。
この発明の目的は、多層配線構造を有する半導体集積回
路装置にあって、上層の配線にふくれなどの欠陥が生じ
ることを確実に防止できるようにした半導体集積回路装
置技術を提供するものである。
路装置にあって、上層の配線にふくれなどの欠陥が生じ
ることを確実に防止できるようにした半導体集積回路装
置技術を提供するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、層間絶縁膜の少なくとも表面部分をプラズマ
・酸化膜で形成することＫより、イオン・スパッタ・エ
ツチングによるクリーニング時のイオンの侵入を少なく
し、これにより上層の配線にふくれなどの欠陥が生じる
ことを確実に防止できるようにする。という目的を達成
するものである。
・酸化膜で形成することＫより、イオン・スパッタ・エ
ツチングによるクリーニング時のイオンの侵入を少なく
し、これにより上層の配線にふくれなどの欠陥が生じる
ことを確実に防止できるようにする。という目的を達成
するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお１図面において同一あるいは相当する部分は同一符
号で示す。
号で示す。
第１図はこの発明による半導体集積回路装置の要部一実
施例を示す。
施例を示す。
同図に示す半導体集積回路装置は、アルミニウムを用い
た２層配線構造を有する半導体集積回路装置であって、
下層のアルミニウム配線１４と上層のアルミニウム配線
２４と！絶縁・隔離するための眉間絶縁膜２２が形成さ
れている。そして、この層間絶縁膜２２に開孔されたス
ルーホールＴＨを介して両層の配線１４と２４とが部分
的に接続され、これにより多層構造の配線が形成されて
（・る。そして、その眉間絶縁膜２２０表面部分は、プ
ラズマ・化学気相法によって約６００ＯＡから８００Ｏ
Ａの厚さに形成されたシリコンミｌ化膜、いわゆるプラ
ズマ・酸化膜（以下、Ｐ−８ｉＯと略称する。）２０に
よって形成されている。
た２層配線構造を有する半導体集積回路装置であって、
下層のアルミニウム配線１４と上層のアルミニウム配線
２４と！絶縁・隔離するための眉間絶縁膜２２が形成さ
れている。そして、この層間絶縁膜２２に開孔されたス
ルーホールＴＨを介して両層の配線１４と２４とが部分
的に接続され、これにより多層構造の配線が形成されて
（・る。そして、その眉間絶縁膜２２０表面部分は、プ
ラズマ・化学気相法によって約６００ＯＡから８００Ｏ
Ａの厚さに形成されたシリコンミｌ化膜、いわゆるプラ
ズマ・酸化膜（以下、Ｐ−８ｉＯと略称する。）２０に
よって形成されている。
ここで、先ず、下層の配線すなわち１層目のアルミニウ
ム配線１４は次のようにして形成される。
ム配線１４は次のようにして形成される。
すなわち、第２図に示すよう罠、素子領域を形成する拡
散層ｎ−’、ｐ、ｎ＋が選択・形成されたシリコン半導
体基体１０の表面に１層目の酸化絶縁膜１２を形成する
。この絶縁膜１２に電極取出し用のスルーホールＴＨを
開孔させる。次に、アルミニウムをデポジットし、バタ
ーニング・エツチングを行なう。これにより、第１層目
のアルミニウム配線１４が形成される。
散層ｎ−’、ｐ、ｎ＋が選択・形成されたシリコン半導
体基体１０の表面に１層目の酸化絶縁膜１２を形成する
。この絶縁膜１２に電極取出し用のスルーホールＴＨを
開孔させる。次に、アルミニウムをデポジットし、バタ
ーニング・エツチングを行なう。これにより、第１層目
のアルミニウム配線１４が形成される。
次に、第３図に示すように眉間絶縁膜２２を形成する。
上記層間絶縁膜２２は、その表面部分をなすＰ−８ｉＯ
２０の下に、ヌピンナー塗付により約２００ＯＡの厚さ
に形成されたガラス層（以下。
２０の下に、ヌピンナー塗付により約２００ＯＡの厚さ
に形成されたガラス層（以下。
ＳＯＧと略称する。）１８が設けられている。さらに、
この５ＯＧ１８の下には、約２００ＯＡの厚さに形成さ
れたＰ−８ｉ０１６が股げられている。
この５ＯＧ１８の下には、約２００ＯＡの厚さに形成さ
れたＰ−８ｉ０１６が股げられている。
結局、上記層間絶縁膜２２は、Ｐ −８ｉ０１６／ＳＯ
Ｇ １８／Ｐ ＠５ｉ０２０の３層からなる。
Ｇ １８／Ｐ ＠５ｉ０２０の３層からなる。
第４図は上記のように形成された層間絶縁膜２２には、
上層と下層の配線１４と１６とを接続させるためのスル
ーホー＃ＴＨが開孔される。次いで、そのスルーホール
ＴＨＯ下から覗いている１層目のアルミニウム配線１４
の露出表面１４ａをきれいにクリーニングするために、
上方から全面的にアルゴン・イオンをたたきつける。つ
まり、イオン・スパッタ・エツチングを行なう。このイ
オン・スパッタ・エツチングが行なわれた後、アルミニ
ウムがデポジットされ、さらにパターニング−エッチさ
れて、２層目のアルミニウム配線２４が形成される。以
上のようにして、第１図に示すような多層配線構造を形
成しさらにこの構造を有する第５図に示されるような２
つのアイソレーション層３０に囲まれた島領域３２内に
半導体集積回路装置が形成される。
上層と下層の配線１４と１６とを接続させるためのスル
ーホー＃ＴＨが開孔される。次いで、そのスルーホール
ＴＨＯ下から覗いている１層目のアルミニウム配線１４
の露出表面１４ａをきれいにクリーニングするために、
上方から全面的にアルゴン・イオンをたたきつける。つ
まり、イオン・スパッタ・エツチングを行なう。このイ
オン・スパッタ・エツチングが行なわれた後、アルミニ
ウムがデポジットされ、さらにパターニング−エッチさ
れて、２層目のアルミニウム配線２４が形成される。以
上のようにして、第１図に示すような多層配線構造を形
成しさらにこの構造を有する第５図に示されるような２
つのアイソレーション層３０に囲まれた島領域３２内に
半導体集積回路装置が形成される。
さて、上述した半導体集積回路装置の多層配線構造にお
いては、上記層間絶縁１膜２２の少なく又も表面部分つ
まり最上層部分が、ＰＳＧではなく。
いては、上記層間絶縁１膜２２の少なく又も表面部分つ
まり最上層部分が、ＰＳＧではなく。
ＰＩＩＳｉ０２０によって形成されている。このＰ・５
ｉ０２０は、プラズマ・化学気相法圧より、下層のアル
ミニウム配線１４の溶解温度よりも十分に低い温度で形
成することができる。従って、下層のアルミニウム配線
１４を破壊あるいは破損することなく、眉間の耐圧を確
保するのに十分な厚さに形成することができる。また、
このＰ参５ｉ０２０は機械的に強靭かっ組織がち密であ
って、ひび割れあるいはヒルロック（熱膨張率の差によ
って岩状のこぶを作ること）などを生じさせない、とい
うことも判明した。さらに、注目すべきことは、上記イ
オン・スパッタ・エツチングの際のアルゴン令イオンの
侵入がほとんどなく、これＫよりその上に２層目のアル
ミニウム配線２４を形成しても、ふくれなどの欠陥が生
じない、ということである。
ｉ０２０は、プラズマ・化学気相法圧より、下層のアル
ミニウム配線１４の溶解温度よりも十分に低い温度で形
成することができる。従って、下層のアルミニウム配線
１４を破壊あるいは破損することなく、眉間の耐圧を確
保するのに十分な厚さに形成することができる。また、
このＰ参５ｉ０２０は機械的に強靭かっ組織がち密であ
って、ひび割れあるいはヒルロック（熱膨張率の差によ
って岩状のこぶを作ること）などを生じさせない、とい
うことも判明した。さらに、注目すべきことは、上記イ
オン・スパッタ・エツチングの際のアルゴン令イオンの
侵入がほとんどなく、これＫよりその上に２層目のアル
ミニウム配線２４を形成しても、ふくれなどの欠陥が生
じない、ということである。
また、上記ＰＩＩＳｉ０２０の下に５ＯＧ１８を設けて
おくことにより１表面の段差が埋められて平坦化され、
これ圧より段切れが防止されるようになる。さらに、上
記層間絶縁膜２２の最下層すなわち１層目のアルミニウ
ム配線１４が形成された上にもＰ −８ｉ０１６を設け
ることにより、当該部分におけるヒルロックが押えられ
、これによりさらに安定かつ信頼性の高い多層配線構造
が得られるようＫなる。
おくことにより１表面の段差が埋められて平坦化され、
これ圧より段切れが防止されるようになる。さらに、上
記層間絶縁膜２２の最下層すなわち１層目のアルミニウ
ム配線１４が形成された上にもＰ −８ｉ０１６を設け
ることにより、当該部分におけるヒルロックが押えられ
、これによりさらに安定かつ信頼性の高い多層配線構造
が得られるようＫなる。
（１）半導体基板上に多層構造の配線が形成された半導
体集積回路装置にあって、配線層と配線層との間に介在
する層間絶縁膜の少なくとも表面部分なＰ ＋＋ＳｉＯ
で形成することにより、イオン・スパッタ・エツチング
によるクリーニング時のイオンの侵入をほとんどなくす
ことができ、これにより上層の配線にふくれなどの欠陥
が生じることを確実に防止できる。という効果が得られ
る。
体集積回路装置にあって、配線層と配線層との間に介在
する層間絶縁膜の少なくとも表面部分なＰ ＋＋ＳｉＯ
で形成することにより、イオン・スパッタ・エツチング
によるクリーニング時のイオンの侵入をほとんどなくす
ことができ、これにより上層の配線にふくれなどの欠陥
が生じることを確実に防止できる。という効果が得られ
る。
（２）また、上記Ｐ ５ｓｉｏの下にＳＯＧを設けてお
くことにより、表面の段差が平坦化され、これにより段
切れが防止されるようになる、という効果が得られる。
くことにより、表面の段差が平坦化され、これにより段
切れが防止されるようになる、という効果が得られる。
（３） さらに、上記層間絶縁膜の最下層にもＰｓＳｉ
Ｏを設けることにより、当該部分におけるヒルロックが
押えられ、これによりさらに安定かつ信頼性の高い多層
配線構造が得られるようになる。と℃・う効果が得られ
る。
Ｏを設けることにより、当該部分におけるヒルロックが
押えられ、これによりさらに安定かつ信頼性の高い多層
配線構造が得られるようになる。と℃・う効果が得られ
る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでモナイ。例えば、上記配線は
アルミニウム以外の導電体であってもよ℃・。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでモナイ。例えば、上記配線は
アルミニウム以外の導電体であってもよ℃・。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体集積回路装置
の多層配線技術に適用した場合について説明したが、そ
れに限定されるものではなく、例えば、ハイブリッド半
導体集積回路などＫおける多層配線技術などにも適用で
きる。
をその背景となった利用分野である半導体集積回路装置
の多層配線技術に適用した場合について説明したが、そ
れに限定されるものではなく、例えば、ハイブリッド半
導体集積回路などＫおける多層配線技術などにも適用で
きる。
第１図はこの発明による半導体集積回路装置の一実施例
を示す要部断面図である。 第２図は本発明の一実施例の工程フローの一部を示す断
面図。 第３図は本発明の一実施例の工程フローの一部を示す断
面図。 第４図は本発明の一実施例の工程フローの一部を示す断
面図である。 第５図は本発明により完成した半導体集積回路装置の断
面図を示す。 １０・・・半導体基体、１２・・・１層目の酸化絶縁膜
。 １４・・・１層目の配線、１４ａ・・・１層目の配線の
露出面、１６・・・プラズマ−酸化膜（Ｐ ＠ＳｉＯ）
、 １８・・・スピンナー塗付されたガラス層（ＳＯＧ
）、２０・・・プラズマ・酸化膜（Ｐ −８ｔ Ｏ）、
２２・・・層間絶縁膜、２４・・・２層目の配線、ＴＨ
・・・スルーホール。 ３０・・・アイソレーション層、３２・・・島領域。 第 １ 図 ｎ 第 ２ 図 第 ３ 図 第 ５ 図
を示す要部断面図である。 第２図は本発明の一実施例の工程フローの一部を示す断
面図。 第３図は本発明の一実施例の工程フローの一部を示す断
面図。 第４図は本発明の一実施例の工程フローの一部を示す断
面図である。 第５図は本発明により完成した半導体集積回路装置の断
面図を示す。 １０・・・半導体基体、１２・・・１層目の酸化絶縁膜
。 １４・・・１層目の配線、１４ａ・・・１層目の配線の
露出面、１６・・・プラズマ−酸化膜（Ｐ ＠ＳｉＯ）
、 １８・・・スピンナー塗付されたガラス層（ＳＯＧ
）、２０・・・プラズマ・酸化膜（Ｐ −８ｔ Ｏ）、
２２・・・層間絶縁膜、２４・・・２層目の配線、ＴＨ
・・・スルーホール。 ３０・・・アイソレーション層、３２・・・島領域。 第 １ 図 ｎ 第 ２ 図 第 ３ 図 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に多層構造の配線が形成された半導体
集積回路装置であって、配線層と配線層との間に介在す
る層間絶縁膜の少なくとも表面部分を酸化膜で形成した
ことを特徴とする半導体集積回路装置。 ２、上記酸化膜の下に、ガラス層を設けたことを特徴と
する特許請求の範囲第１項記載の半導体集積回路装置。 ３、上記層間絶縁膜が、酸化膜／ガラスＮｔ／酸化膜の
３層からなることを特徴とする特許請求の範囲第１項ま
たは第２項記載の半導体集積回路装置。 ４、素子の型成された半導体基体上に第１層配線を形成
する工程、上記第１層配線及び基体上に少なくとも表面
部分が酸化膜の層間絶縁膜を形成する工程、前記第１層
配線上の前記層間絶縁膜の一部を除去する工程、前記層
間絶縁膜と前記第１１Ｍ配線上に第２層配線を形成する
工程とを有することを特徴とする半導体集積回路装置の
装造方法。 ５、上記酸化膜の下に、ガラス層を設けたことを特徴と
する特許請求の範囲第４項記載の半導体集積回路装置の
製造方法。 ６、上記層間絶縁膜は、酸化膜／ガラス層／酸化膜の３
層構造となって−・ることを特徴とする特許請求の範囲
第４項、又は、第５項記載の半導体集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21618283A JPS60109248A (ja) | 1983-11-18 | 1983-11-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21618283A JPS60109248A (ja) | 1983-11-18 | 1983-11-18 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60109248A true JPS60109248A (ja) | 1985-06-14 |
| JPH0586661B2 JPH0586661B2 (ja) | 1993-12-13 |
Family
ID=16684571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21618283A Granted JPS60109248A (ja) | 1983-11-18 | 1983-11-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60109248A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6355958A (ja) * | 1986-08-27 | 1988-03-10 | Hitachi Ltd | Ｉｃ配線の切断方法及び装置 |
| JPS63177539A (ja) * | 1987-01-19 | 1988-07-21 | Nec Corp | 半導体装置及びその製造方法 |
| JPS6445148A (en) * | 1987-08-13 | 1989-02-17 | Fuji Xerox Co Ltd | Semiconductor device and manufacture thereof |
| JPH02203551A (ja) * | 1989-02-02 | 1990-08-13 | Sony Corp | 多層配線形成法 |
| US5426076A (en) * | 1991-07-16 | 1995-06-20 | Intel Corporation | Dielectric deposition and cleaning process for improved gap filling and device planarization |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57170550A (en) * | 1981-04-15 | 1982-10-20 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5816545A (ja) * | 1981-07-23 | 1983-01-31 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-11-18 JP JP21618283A patent/JPS60109248A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57170550A (en) * | 1981-04-15 | 1982-10-20 | Toshiba Corp | Manufacture of semiconductor device |
| JPS5816545A (ja) * | 1981-07-23 | 1983-01-31 | Toshiba Corp | 半導体装置の製造方法 |
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| JPS6355958A (ja) * | 1986-08-27 | 1988-03-10 | Hitachi Ltd | Ｉｃ配線の切断方法及び装置 |
| JPS63177539A (ja) * | 1987-01-19 | 1988-07-21 | Nec Corp | 半導体装置及びその製造方法 |
| JPS6445148A (en) * | 1987-08-13 | 1989-02-17 | Fuji Xerox Co Ltd | Semiconductor device and manufacture thereof |
| JPH02203551A (ja) * | 1989-02-02 | 1990-08-13 | Sony Corp | 多層配線形成法 |
| US5426076A (en) * | 1991-07-16 | 1995-06-20 | Intel Corporation | Dielectric deposition and cleaning process for improved gap filling and device planarization |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0586661B2 (ja) | 1993-12-13 |
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