JPH02203551A - 多層配線形成法 - Google Patents
多層配線形成法Info
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- JPH02203551A JPH02203551A JP2259589A JP2259589A JPH02203551A JP H02203551 A JPH02203551 A JP H02203551A JP 2259589 A JP2259589 A JP 2259589A JP 2259589 A JP2259589 A JP 2259589A JP H02203551 A JPH02203551 A JP H02203551A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造工程における多層配線の形
成法に関する。
成法に関する。
本発明は、半導体装置の製造工程における多層配線の形
成法に関し、更に詳しくは、層間絶縁膜上の平坦化膜が
、ドーパント不純物の添加のない絶縁膜であることを特
徴とする多層配線形成法に関する。
成法に関し、更に詳しくは、層間絶縁膜上の平坦化膜が
、ドーパント不純物の添加のない絶縁膜であることを特
徴とする多層配線形成法に関する。
（従来の技術〕
ＬＳＩ等半導体装置の高集積度化、高速度化に伴い、多
層配線の形成技術の重要性が高まっている。とりわけ、
コンタクトホールは、そのアスペクト比すなわち深さと
直径の比が１以上と大きくなってきており、このコンタ
クトホールへの導電性材料の埋め込み技術が求められて
いる。中でも、ポリシリコンのＣＶＤ工程とエッチバッ
ク工程を併用してコンタクトホールを埋め込む、いわゆ
るＢ Ｐ Ｃ（Ｂｕｒｒｉｅｄ Ｐｏ１ｙ−３ｉｌｉｃ
ｏｎ Ｃｏｎｔａｃｔ）が有望視されている（例えば、
１９８８年秋季第４９回応用物理学会学術講演会講演予
稿集、６ｐ−八−１３，６ｐ−＾−１４）。
層配線の形成技術の重要性が高まっている。とりわけ、
コンタクトホールは、そのアスペクト比すなわち深さと
直径の比が１以上と大きくなってきており、このコンタ
クトホールへの導電性材料の埋め込み技術が求められて
いる。中でも、ポリシリコンのＣＶＤ工程とエッチバッ
ク工程を併用してコンタクトホールを埋め込む、いわゆ
るＢ Ｐ Ｃ（Ｂｕｒｒｉｅｄ Ｐｏ１ｙ−３ｉｌｉｃ
ｏｎ Ｃｏｎｔａｃｔ）が有望視されている（例えば、
１９８８年秋季第４９回応用物理学会学術講演会講演予
稿集、６ｐ−八−１３，６ｐ−＾−１４）。
これは、トレンチキャパシタ形成法におけるポリシリコ
ンの埋め込み工程をそのまま応用できることが理由の一
つとしてあげられる。
ンの埋め込み工程をそのまま応用できることが理由の一
つとしてあげられる。
第２図は、従来のＢＰＣによる多層配線構造の一例を示
す断面図である。同図において、１はシリコン等の半導
体基板、２はポリシリコンおよび／または高融点金属シ
リサイド等によるゲート電極、３は酸化シリコン（Ｓｉ
ｎ２）等による層間絶縁膜、そして８はリフロー工程を
経たＢ Ｐ Ｓ Ｇ （Ｂｏｒ。
す断面図である。同図において、１はシリコン等の半導
体基板、２はポリシリコンおよび／または高融点金属シ
リサイド等によるゲート電極、３は酸化シリコン（Ｓｉ
ｎ２）等による層間絶縁膜、そして８はリフロー工程を
経たＢ Ｐ Ｓ Ｇ （Ｂｏｒ。
Ｐｈｏｓｐｈｏ ５ｉｌｉｃａｔｅ Ｇｌａｓｓ）であ
り、これは層間絶縁膜３の段差を緩和し、上層配線のス
テップカバレッジ特性を改善するための絶縁膜である。
り、これは層間絶縁膜３の段差を緩和し、上層配線のス
テップカバレッジ特性を改善するための絶縁膜である。
７はコンタクトホール中に埋め込んだポリシリコンを示
す。
す。
実際のＢＰＣにおいては、ポリシリコンを埋め込んだ後
、ここにリンイオン（Ｐ゛）等のＮ型、または２フツ化
ボロンイオン（ＢＦ２” ）等のＰ型の不純物をイオン
注入し、このあと９００°Ｃ〜１０００’Ｃ前後の活性
化熱処理を加えてＮ型またはＰ型の半導体とし、コンタ
クト抵抗値を低減することが行われる。
、ここにリンイオン（Ｐ゛）等のＮ型、または２フツ化
ボロンイオン（ＢＦ２” ）等のＰ型の不純物をイオン
注入し、このあと９００°Ｃ〜１０００’Ｃ前後の活性
化熱処理を加えてＮ型またはＰ型の半導体とし、コンタ
クト抵抗値を低減することが行われる。
〔発明が解決しようとする課題］
前記した従来例による多層配線形成法においては、特に
コンタクトホール中のポリシリコンに、ＢＦ２゜等のＰ
型の不純物をイオン注入した場合には、活性化熱処理の
工程中にＢＰＳＧ中からリン（Ｐ）がポリシリコン中に
拡散してきて、コンタクト抵抗値が増大してしまう問題
があった。
コンタクトホール中のポリシリコンに、ＢＦ２゜等のＰ
型の不純物をイオン注入した場合には、活性化熱処理の
工程中にＢＰＳＧ中からリン（Ｐ）がポリシリコン中に
拡散してきて、コンタクト抵抗値が増大してしまう問題
があった。
また、ＢＰＳＧ中のドーパント不純物の拡散の阻止ある
いはポリシリコンとＢＰＳＧとの反応を抑制するため、
ＢＰＳＧの表面に薄く窒化チタンを被覆する報告もなさ
れているが、必ずしも充分な効果を上げてはいないのが
実情であった（Ｆａｒｈａｄ Ｋ、Ｍｏｇｈａｄａｍ
ら、ＩＥＥＥ、 ＶＬＳＩ ＭｕｌｔｉｌｅｖｅｌＩｎ
ｔｅｒｃｏｎｎｅｃｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ、
Ｐ３４５． Ｊｕｎｅ １９８Ｂ）。
いはポリシリコンとＢＰＳＧとの反応を抑制するため、
ＢＰＳＧの表面に薄く窒化チタンを被覆する報告もなさ
れているが、必ずしも充分な効果を上げてはいないのが
実情であった（Ｆａｒｈａｄ Ｋ、Ｍｏｇｈａｄａｍ
ら、ＩＥＥＥ、 ＶＬＳＩ ＭｕｌｔｉｌｅｖｅｌＩｎ
ｔｅｒｃｏｎｎｅｃｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ、
Ｐ３４５． Ｊｕｎｅ １９８Ｂ）。
そこで、本発明の課題は、コンタクトホール中にポリシ
リコン等の半導体材料を埋め込む多層配線形成法におい
て、注入イオン活性化のための熱処理工程中に、平坦化
膜からのＰ等の不純物の拡散がなく、安定した小さなコ
ンタクト抵抗値を示す多層配線形成法を提供することで
ある。
リコン等の半導体材料を埋め込む多層配線形成法におい
て、注入イオン活性化のための熱処理工程中に、平坦化
膜からのＰ等の不純物の拡散がなく、安定した小さなコ
ンタクト抵抗値を示す多層配線形成法を提供することで
ある。
前述した課題を達成するため、本発明においては、層間
絶縁膜上の平坦化膜が、ドーパント不純物の添加のない
絶縁膜であることを特徴とするものである。この目的に
合致する絶縁膜としては、ドーパント不純物の添加のな
いＳＯＧ （スピンオングラス）があり、この他に下地
の段差に影響されずに平坦性のよい堆積膜が得られるバ
イアススパッタＣＶＤ法またはバイアスＥ ＣＲ（Ｅｌ
ｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎ Ｒｅ５ｏｎａｎｃｅ
）プラズマＣＶＤ法による酸化シリコン（ＳｉＯ□）ｗ
ａ、更には通常のＣＶＤ法とエッチバック法とを併用し
た平坦化Ｓｉｎ、膜等があげられる。
絶縁膜上の平坦化膜が、ドーパント不純物の添加のない
絶縁膜であることを特徴とするものである。この目的に
合致する絶縁膜としては、ドーパント不純物の添加のな
いＳＯＧ （スピンオングラス）があり、この他に下地
の段差に影響されずに平坦性のよい堆積膜が得られるバ
イアススパッタＣＶＤ法またはバイアスＥ ＣＲ（Ｅｌ
ｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎ Ｒｅ５ｏｎａｎｃｅ
）プラズマＣＶＤ法による酸化シリコン（ＳｉＯ□）ｗ
ａ、更には通常のＣＶＤ法とエッチバック法とを併用し
た平坦化Ｓｉｎ、膜等があげられる。
本発明に用いられる前記平坦化膜は、膜中にボロン（Ｂ
）、リン（Ｐ）、ヒ素（Ａｓ）等のドーパント不純物を
含まない絶縁膜である。
）、リン（Ｐ）、ヒ素（Ａｓ）等のドーパント不純物を
含まない絶縁膜である。
従って、コンタクトホール中へ埋め込んだポリシリコン
等半導体材料への注入イオンの活性化のための９００°
Ｃ〜１０００°Ｃ前後の熱処理工程においても、平坦化
膜からポリシリコン等半導体材料へのドーパント不純物
の拡散がない。従って、コンタクトホール中の埋め込み
ポリシリコン等半導体材料への注入イオン種、ドーズ量
に応じた安定なコンタクト抵抗値を得ることが可能とな
る。
等半導体材料への注入イオンの活性化のための９００°
Ｃ〜１０００°Ｃ前後の熱処理工程においても、平坦化
膜からポリシリコン等半導体材料へのドーパント不純物
の拡散がない。従って、コンタクトホール中の埋め込み
ポリシリコン等半導体材料への注入イオン種、ドーズ量
に応じた安定なコンタクト抵抗値を得ることが可能とな
る。
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図ａ −ｄは、本発明の実施例の多層配線形成法の
工程を示す断面図である。まず第１図ａに示すように、
シリコン等の半導体基板１上に、ポリシリコンおよび／
またはタングステン（Ｗ）等の高融点金属のシリサイド
（ＷＳｉｘ等）によるゲート電極２を形成し、次に例え
ば酸化シリコン（ＳｉＯ□）による層間絶縁膜をスパッ
タリング法またはＣＶＤ法等により２０００人の厚さに
堆積する。
工程を示す断面図である。まず第１図ａに示すように、
シリコン等の半導体基板１上に、ポリシリコンおよび／
またはタングステン（Ｗ）等の高融点金属のシリサイド
（ＷＳｉｘ等）によるゲート電極２を形成し、次に例え
ば酸化シリコン（ＳｉＯ□）による層間絶縁膜をスパッ
タリング法またはＣＶＤ法等により２０００人の厚さに
堆積する。
次に第１図すに示すように、ＳＯＧ溶液をスピノコ−テ
ィング後ベーキングして、平坦化膜４を形成する。ここ
で用いたＳＯＧ溶液は、シラノール化合物Ｓｉ （ＯＨ
） ａを有機溶媒に４〜６重量パーセント溶解したもの
であり、Ｂ 、 Ｐ 、 Ａｓ等のドーパント不純物を
添加しないものである。
ィング後ベーキングして、平坦化膜４を形成する。ここ
で用いたＳＯＧ溶液は、シラノール化合物Ｓｉ （ＯＨ
） ａを有機溶媒に４〜６重量パーセント溶解したもの
であり、Ｂ 、 Ｐ 、 Ａｓ等のドーパント不純物を
添加しないものである。
ベーキングにおいては、ステップベーキングを施すこと
により、ＳＯＧ溶液の溶剤の蒸発および脱水、重合反応
を進行させ、最終的には８００〜９００°Ｃの温度で焼
成して、無機質のＳｉｎｇのみからなる、ドーパント不
純物を含まない絶縁膜である、平坦化膜４を形成した。
により、ＳＯＧ溶液の溶剤の蒸発および脱水、重合反応
を進行させ、最終的には８００〜９００°Ｃの温度で焼
成して、無機質のＳｉｎｇのみからなる、ドーパント不
純物を含まない絶縁膜である、平坦化膜４を形成した。
次に第１図Ｃに示すごと（、平坦化膜４上に目的に応じ
て更に酸化シリコン膜５をＣＶＤ法により堆積した後、
フォトリソグラフィ工程と、例えば３フツ化メタン（Ｃ
ＩＩＦ、）等のフッ素系ガスとアルゴン（Ａｒ）、酸素
（０□）の混合ガスによる異方性ＲＩＥ工程とにより、
コンタクトホール６を開口する。
て更に酸化シリコン膜５をＣＶＤ法により堆積した後、
フォトリソグラフィ工程と、例えば３フツ化メタン（Ｃ
ＩＩＦ、）等のフッ素系ガスとアルゴン（Ａｒ）、酸素
（０□）の混合ガスによる異方性ＲＩＥ工程とにより、
コンタクトホール６を開口する。
引き続き第１図ｄに図示するように、ソースガスとして
、例えばシラン（ＳｉＨ４）を用いたＬＰＣＶＤ法によ
りポリシリコンを全面に堆積した後、例えば４フツ化炭
素（ＣＦ４）を用いた異方性ＲＩＥ工程によりエッチバ
ックして、コンタクトホールへのポリシリコン７の埋め
込みが終了する。
、例えばシラン（ＳｉＨ４）を用いたＬＰＣＶＤ法によ
りポリシリコンを全面に堆積した後、例えば４フツ化炭
素（ＣＦ４）を用いた異方性ＲＩＥ工程によりエッチバ
ックして、コンタクトホールへのポリシリコン７の埋め
込みが終了する。
この埋め込まれたポリシリコン７に、例えばＩＸＩＯ１
６ｃｍ−’のドーズ量でＢＰ、”″をイオン注入し、こ
のあと１１００°Ｃで１０秒間のランプアニールを施す
ことにより、Ｐ型ポリシリコン半導体とし、導電化する
ことができた。
６ｃｍ−’のドーズ量でＢＰ、”″をイオン注入し、こ
のあと１１００°Ｃで１０秒間のランプアニールを施す
ことにより、Ｐ型ポリシリコン半導体とし、導電化する
ことができた。
以上、本発明の実施例について、図面を参照しながら説
明を加えた。本発明において用いられる平坦化膜４の形
成法としては、本実施例で例示したドーパント不純物を
含まないシラノール化合物系ＳＯＧを用いる方法の他に
、有機シラノール化合物Ｒｎ５ｉ（ＯＨ）４−ｎを８０
０〜９００°Ｃの酸素雰囲気中で無機化して用いる方法
、ソースガスとして例えばＳｉＨ４と亜酸化窒素（ＮＺ
Ｏ）とを用いたバイアス・スパッタＣＶＤ法またはバイ
アスＥＣＲプラズマＣＶＤ法によるステップカバレッジ
の良い平坦化酸化シリコン膜を用いる方法、更には通常
のプラズマＣＶＤ法とエッチバック工程とを併用した平
坦化酸化シリコン膜等を用いる方法等が可能であり、要
はドーパント不純物を含有しない平坦な絶縁膜が形成で
きる方法であればよい。
明を加えた。本発明において用いられる平坦化膜４の形
成法としては、本実施例で例示したドーパント不純物を
含まないシラノール化合物系ＳＯＧを用いる方法の他に
、有機シラノール化合物Ｒｎ５ｉ（ＯＨ）４−ｎを８０
０〜９００°Ｃの酸素雰囲気中で無機化して用いる方法
、ソースガスとして例えばＳｉＨ４と亜酸化窒素（ＮＺ
Ｏ）とを用いたバイアス・スパッタＣＶＤ法またはバイ
アスＥＣＲプラズマＣＶＤ法によるステップカバレッジ
の良い平坦化酸化シリコン膜を用いる方法、更には通常
のプラズマＣＶＤ法とエッチバック工程とを併用した平
坦化酸化シリコン膜等を用いる方法等が可能であり、要
はドーパント不純物を含有しない平坦な絶縁膜が形成で
きる方法であればよい。
コンタクトホール６へのポリシリコン７の埋め込み方法
としては、本実施例で用いた方法の他にソースガスとし
て例えばジクロルシラン（ＳｉＨｚＣｌｚ）と水素（Ｈ
２）とを用いた選択ＣＶＤにより、自己整合的にポリシ
リコンをコンタクトホール６内に成長させる方法も可能
である。
としては、本実施例で用いた方法の他にソースガスとし
て例えばジクロルシラン（ＳｉＨｚＣｌｚ）と水素（Ｈ
２）とを用いた選択ＣＶＤにより、自己整合的にポリシ
リコンをコンタクトホール６内に成長させる方法も可能
である。
また埋め込みに用いる半導体材料としては、本実施例で
用いたポリシリコンに限らず、単結晶シリコン、アモル
ファスシリコンでもよい。
用いたポリシリコンに限らず、単結晶シリコン、アモル
ファスシリコンでもよい。
以上詳述したように、層間絶縁膜上に平坦化膜を形成し
、ここにコンタクトホールを開口してポリシリコン等の
半導体材料を埋め込む、いわゆるＢＰＣによる多層配線
形成法において、平坦化膜にドーパント不純物の添加の
ない絶縁膜を用いることにより、ＢＰＳＧによる従来の
平坦化膜では解決できなかった、平坦化膜からポリシリ
コンへのドーパント不純物の拡散を無くすことができる
ようになった。これにより、安定した小さなコンタクト
抵抗値を示す多層配線を形成することが可能となり、Ｌ
ＳＩ等の半導体装置製造工程に寄与するところが大きい
。
、ここにコンタクトホールを開口してポリシリコン等の
半導体材料を埋め込む、いわゆるＢＰＣによる多層配線
形成法において、平坦化膜にドーパント不純物の添加の
ない絶縁膜を用いることにより、ＢＰＳＧによる従来の
平坦化膜では解決できなかった、平坦化膜からポリシリ
コンへのドーパント不純物の拡散を無くすことができる
ようになった。これにより、安定した小さなコンタクト
抵抗値を示す多層配線を形成することが可能となり、Ｌ
ＳＩ等の半導体装置製造工程に寄与するところが大きい
。
第１図は、本発明の実施例の多層配線形成法の工程を示
す断面図、第２図は従来の多層配線構造の一例を示す断
面図である。 １・−・−・−・・−半導体基板 ２−−−−−・−−−−−一−・−ゲート電極３・−・
・−−−−一−−−層間絶縁膜４−−−−−−・・・−
・・−平坦化膜５−・−・−・−一−−−−・酸化シリ
コン膜６・−−−−−−一−−−・・−コンタクトホー
ル７−・−・−・＝−−−−−ポリシリコン８−・・−
・・・−−−−−−、Ｂ Ｐ Ｓ Ｇ従来の多層配線構
造の−例え示す〆１面固第２回
す断面図、第２図は従来の多層配線構造の一例を示す断
面図である。 １・−・−・−・・−半導体基板 ２−−−−−・−−−−−一−・−ゲート電極３・−・
・−−−−一−−−層間絶縁膜４−−−−−−・・・−
・・−平坦化膜５−・−・−・−一−−−−・酸化シリ
コン膜６・−−−−−−一−−−・・−コンタクトホー
ル７−・−・−・＝−−−−−ポリシリコン８−・・−
・・・−−−−−−、Ｂ Ｐ Ｓ Ｇ従来の多層配線構
造の−例え示す〆１面固第２回
Claims (1)
- 基板上に層間絶縁膜および平坦化膜を順次形成し、次い
で該層間絶縁膜および平坦化膜にコンタクトホールを開
口し、該コンタクトホール中に半導体材料を埋め込む多
層配線形成法であって、前記平坦化膜が、ドーパント不
純物の添加のない絶縁膜であることを特徴とする多層配
線形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259589A JPH02203551A (ja) | 1989-02-02 | 1989-02-02 | 多層配線形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259589A JPH02203551A (ja) | 1989-02-02 | 1989-02-02 | 多層配線形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02203551A true JPH02203551A (ja) | 1990-08-13 |
Family
ID=12087196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2259589A Pending JPH02203551A (ja) | 1989-02-02 | 1989-02-02 | 多層配線形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02203551A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60109248A (ja) * | 1983-11-18 | 1985-06-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS62274641A (ja) * | 1986-05-22 | 1987-11-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS63293862A (ja) * | 1987-05-26 | 1988-11-30 | Matsushita Electric Ind Co Ltd | 段差を有する半導体基板の平坦化方法 |
| JPH01138734A (ja) * | 1987-11-25 | 1989-05-31 | Mitsubishi Electric Corp | 複導電体層を有する半導体装置およびその製造方法 |
-
1989
- 1989-02-02 JP JP2259589A patent/JPH02203551A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60109248A (ja) * | 1983-11-18 | 1985-06-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS62274641A (ja) * | 1986-05-22 | 1987-11-28 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS63293862A (ja) * | 1987-05-26 | 1988-11-30 | Matsushita Electric Ind Co Ltd | 段差を有する半導体基板の平坦化方法 |
| JPH01138734A (ja) * | 1987-11-25 | 1989-05-31 | Mitsubishi Electric Corp | 複導電体層を有する半導体装置およびその製造方法 |
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