KR100702120B1 - 반도체 소자의 본딩 패드 구조 및 그의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 본딩 공정시에 흡습 및 필 오프(peel off) 발생을 억제할 수 있도록 하여 소자 불량을 억제할 수 있도록한 반도체 소자의 본딩 패드 구조 및 그의 형성 방법에 관한 것으로, 그 구조는 반도체 기판상에 형성되는 제 1 금속 라인과 상기 제 1 금속 라인상에 선택적으로 오픈되는 본딩 영역을 갖는 IMD층들;상기 본딩 영역내에 구성되는 베리어 금속 패턴층과 금속 측벽;상기 본딩 영역을 포함하는 영역에 선택적으로 형성되는 제 2 금속 라인;패드 오픈 영역을 갖는 패시베이션 패턴층과 상기 본딩 영역내에서 제 2 금속 라인과 바닥면 및 측면이 완전히 콘택되는 본딩층을 포함하여 구성된다.
본딩 패드,peel-off,BGA

Description

반도체 소자의 본딩 패드 구조 및 그의 형성 방법{bonding PAD of semiconductor device and method for forming the same}
도 1은 종래 기술의 본딩 패드 구조 및 본딩 상태를 나타낸 구성도
도 2a내지 도 2h는 본 발명에 따른 본딩 패드 형성 및 본딩을 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 제 1 금속 라인
23.24.25. 제 1,2,3 IMD층 26. 포토레지스트 패턴
27. 본딩 영역 28. 베리어 금속층
29. 측벽 형성용 금속층 30. 제 2 금속 라인
31. 패시베이션층 32. 패드 오픈 영역
33. 본딩층
본 발명은 반도체 소자의 본딩 패드에 관한 것으로, 특히 본딩 공정시에 흡습 및 필 오프(peel off) 발생을 억제할 수 있도록 하여 소자 불량을 억제할 수 있 도록한 반도체 소자의 본딩 패드 구조 및 그의 형성 방법에 관한 것이다.
반도체 소자의 안정적인 동작 특성을 구현하고 고집적화를 위한 레이 아웃 기술은 매우 중요한 위치를 차지하고 있다. 특히, 반도체 제품을 구성하는 단위 소자들 뿐만 아니라, 단위 소자들을 연결하는 라인이나 콘택의 크기까지도 갈수록 미세화되고 있어 더욱 다양한 형태의 공정 불량이 발생되고 있다.
이러한 현상은 반도체 장치에 외부 전기신호를 인가하기 위해 반도체 칩과 리드를 연결하는 와이어 본딩(wire bonding)공정에 있어서도 예외적이지 않다.
와이어 본딩 공정은 반도체 칩의 본딩 패드(pad)와 리드 프레임(lead frame)의 리드를 와이어를 이용하여 연결하는 공정으로, 반도체 칩의 전기적 특성이 회로기판 상에 연결될 수 있도록 하는 작업이다.
본딩 공정에서는 와이어와 본딩 패드 또는 리드와의 접착력이 저하되어 발생되는 불량 및 층간 스트레스에 의한 크랙(crack),흡습에 의한 불량,필 오프(peel-off) 불량이 주를 이루고 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 패드 구조 및 본딩 공정에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 본딩 패드 구조 및 본딩 상태를 나타낸 구성도이다.
먼저, ILD(InterLayer Dielectric)층(1)이 구성되고 ILD층(1)상에 금속 라인(2)이 구성된다.
그리고 금속 라인들상에 TEOS/SOG/TEOS가 적층된 IMD층(3)(4)(5)이 구성되고 IMD층(6)상에 패드 금속층(6)이 구성된다.
그리고 상기 패드 금속층(6)에 본딩 공정으로 본딩층(7)이 구성된다.
이와 같은 종래 기술의 본딩 패드는 금속 라인을 막대 모양으로 한정하여 특정 물질을 완전하게 제거하지 못하여 국부적으로 얇게 IMD층이 구성된다.
이는 잔류하는 특정 물질이 본딩 공정시에 층간 스트레스를 전달하여 IMD층의 크랙 또는 파괴를 발생시킨다.
이와 같은 문제는 본딩 공정시에 기계적 스트레스에 의한 IMD층의 파괴가 일어나 필 오프(peel-off)를 발생시킨다.
또한, 본딩 공정시에 패드 금속층의 상부면만 본딩되어 본딩 패드와 본딩층이 맞닿는 측면에서 흡습에 의한 불량을 발생시킨다.
그러나 이와 같은 종래 기술의 반도체 소자의 본딩 패드 구조 및 본딩 공정에 있어서는 다음과 같은 문제점이 있다.
금속 라인의 패턴 형태에 의해 본딩 공정시에 기계적 스트레스에 의한 크랙 및 파괴가 일어나 소자의 본딩 불량을 유발한다.
또한, 패드 금속층과 본딩층이 맞닿는 부분이 제한적이어서 계면의 끝단에서 흡습에 의한 불량이 발생한다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 본딩 패드 구조 및 본딩 공정의 문제를 해결하기 위한 것으로, 본딩 공정시에 흡습 및 필 오프(peel off) 발생을 억제할 수 있도록 하여 소자 불량을 억제할 수 있도록한 반도체 소자의 본딩 패드 구조 및 그의 형성 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 본딩 패드 구조는 반도체 기판상에 형성되는 제 1 금속 라인과 상기 제 1 금속 라인상에 선택적으로 오픈되는 본딩 영역을 갖는 IMD층들;상기 본딩 영역내에 구성되는 베리어 금속 패턴층과 금속 측벽;상기 본딩 영역을 포함하는 영역에 선택적으로 형성되는 제 2 금속 라인;패드 오픈 영역을 갖는 패시베이션 패턴층과 상기 본딩 영역내에서 제 2 금속 라인과 바닥면 및 측면이 완전히 콘택되는 본딩층을 포함하여 구성되는 것을 특징으로 하고, 본 발명에 따른 반도체 소자의 본딩 패드 의 형성 방법은 반도체 기판상에 제 1 금속 라인을 형성하고 전면에 평탄화된 제 1,2,3 IMD층을 형성하는 단계;상기 제 1,2,3 IMD층을 선택적으로 식각하여 본딩 영역을 정의하는 단계;전면에 베리어 금속층을 형성하고 상기 본딩 영역이 충분히 매립되도록 측벽 형성용 금속층을 형성하는 단계;상기 베리어 금속층,측벽 형성용 금속층이 본딩 영역내에만 남도록 에치백하는 단계;전면에 금속 물질층을 증착하고 패터닝하여 제 2 금속 라인을 형성하고 전면에 패시베이션층을 형성하는 단계;상기 패시베이션층을 선택적으로 식각하여 패드 오픈 영역을 정의하고 패드 오픈 영역내의 본딩 영역에서 하부면과 측면이 모두 제 2 금속 라인에 콘택되는 본딩층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 본딩 패드 구조 및 그의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2h는 본 발명에 따른 본딩 패드 형성 및 본딩을 위한 공정 단 면도이다.
본 발명에 따른 본딩 패드 구조는 반도체 기판(21)상에 형성되는 제 1 금속 라인(22)과, 상기 제 1 금속 라인(22)상에 선택적으로 오픈되는 본딩 영역(27)을 갖고 전면에 형성되는 제 1,2,3 IMD층(23)(24)(25)과, 상기 본딩 영역(27)의 바닥면 및 측면에 구성되는 베리어 금속 패턴층(28a)과, 상기 베리어 금속 패턴층(28a)의 측면에 구성되는 금속 측벽(29a)과, 상기 본딩 영역(27)을 포함하는 영역에 선택적으로 형성되는 제 2 금속 라인(30)과, 패드 오픈 영역(32)을 갖고 전면에 형성되는 패시베이션 패턴층(31a)과, 상기 본딩 영역(27)내에 제 2 금속 라인(30)과 바닥면 및 측면이 완전히 콘택되는 본딩층(33)을 포함하여 구성된다.
여기서, 제 1,2,3 IMD층(23)(24)(25)은 TEOS/SOG/TEOS를 평탄하게 형성한 것이고, 금속 측벽은 텅스텐으로 형성한다.
그리고 패드 오픈 영역(32)은 본딩 영역(27)을 중심으로 본딩 영역(27)이 오픈되도록 정의된다.
이와 같은 구조를 갖는 본 발명에 따른 반도체 소자의 본딩 패드 형성 방법은 다음과 같다.
먼저, 도 2a에서와 같이, 반도체 기판(21)상에 제 1 금속 라인(22)을 형성한다.
그리고 도 2b에서와 같이, 상기 제 1 금속 라인(22)을 포함하는 전면에 TEOS(Tetra-Ethyl-Ortho-Silicate)/SOG(Spin On Glass)/TEOS를 평탄하게 형성하여 제 1,2,3 IMD(InterMetal Dielectric)층(23)(24)(25)을 형성한다.
이어, 도 2c에서와 같이, 상기 제 3 IMD층(25)상에 포토레지스트 패턴(6)을 형성하고 노출된 제 1,2,3 IMD층(23)(24)(25)을 선택적으로 식각하여 본딩 영역(27)을 정의한다.
그리고 도 2d에서와 같이, 상기 본딩 영역(27)을 포함하는 전면에 베리어 금속층(28)을 형성하고 상기 본딩 영역(27)이 충분히 매립되도록 CVD(Chemical Vapour Deposition) 공정으로 텅스텐(W)을 증착하여 측벽 형성용 금속층(29)을 형성한다.
이어, 도 2e에서와 같이, 상기 베리어 금속층(28),측벽 형성용 금속층(29)이 본딩 영역(27)내에만 남도록 에치백하여 베리어 금속 패턴층(28a),금속 측벽(29a)을 형성한다.
그리고 도 2f에서와 같이, 전면에 금속 물질층을 증착하고 패터닝하여 제 2 금속 라인(30)을 형성한다.
이어, 상기 제 2 금속 라인(30)을 포함하는 전면에 패시베이션층(31)을 형성한다.
그리고 도 2g에서와 같이, 상기 패시베이션층(31)을 선택적으로 식각하여 패드 오픈 영역(32)을 정의한다.
이어, 도 2h에서와 같이, 상기 패드 오픈 영역(32)내의 본딩 영역에 하부면과 측면이 모두 제 2 금속 라인(30)에 콘택되는 본딩층(33)을 형성한다.
이와 같은 본 발명에 따른 반도체 소자의 본딩 패드 구조 및 그의 형성 방법은 본딩 영역내에 절연막을 완전히 제거하고 본딩층이 금속 라인과 완전히 맞닿도 록 구성한 것이다.
이와 같은 본 발명에 따른 반도체 소자의 본딩 패드 구조 및 그의 형성 방법은 다음과 같은 효과가 있다.
공정의 용이성을 확보하면서 본딩 영역내에 절연막을 완전히 제거하고 본딩층이 금속 라인과 완전히 맞닿도록 구성한다.
이는 기계적 스트레스에 의한 크랙 또는 파괴 그리고 흡습에 의한 불량을 억제한다.
또한, 본딩층과 패드의 필 오프 현상을 억제하여 소자의 수율을 증가시키고 신뢰성을 높이는 효과를 갖는다.

Claims (5)

  1. 반도체 기판상에 형성되는 제 1 금속 라인과 상기 제 1 금속 라인상에 선택적으로 오픈되는 본딩 영역을 갖는 IMD층들;
    상기 본딩 영역내에 구성되는 베리어 금속 패턴층과 금속 측벽;
    상기 본딩 영역을 포함하는 영역에 선택적으로 형성되는 제 2 금속 라인;
    패드 오픈 영역을 갖는 패시베이션 패턴층과 상기 본딩 영역내에서 제 2 금속 라인과 바닥면 및 측면이 완전히 콘택되는 본딩층을 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 본딩 패드 구조.
  2. 제 1 항에 있어서, 베리어 금속 패턴층은 본딩 영역의 바닥면 및 측면에 구성되고 금속 측벽은 베리어 금속 패턴층의 측면에 구성되는 것을 특징으로 하는 반도체 소자의 본딩 패드 구조.
  3. 반도체 기판상에 제 1 금속 라인을 형성하고 전면에 평탄화된 제 1,2,3 IMD층을 형성하는 단계;
    상기 제 1,2,3 IMD층을 선택적으로 식각하여 본딩 영역을 정의하는 단계;
    전면에 베리어 금속층을 형성하고 상기 본딩 영역이 충분히 매립되도록 측벽 형성용 금속층을 형성하는 단계;
    상기 베리어 금속층,측벽 형성용 금속층이 본딩 영역내에만 남도록 에치백하 는 단계;
    전면에 금속 물질층을 증착하고 패터닝하여 제 2 금속 라인을 형성하고 전면에 패시베이션층을 형성하는 단계;
    상기 패시베이션층을 선택적으로 식각하여 패드 오픈 영역을 정의하고 패드 오픈 영역내의 본딩 영역에서 하부면과 측면이 모두 제 2 금속 라인에 콘택되는 본딩층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 본딩 패드 형성 방법.
  4. 제 3 항에 있어서, 제 1,2,3 IMD층은 TEOS/SOG/TEOS를 차례로 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 본딩 패드 형성 방법.
  5. 제 3 항에 있어서, 측벽 형성용 금속층은 CVD 공정으로 텅스텐(W)을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 본딩 패드 형성 방법.
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