KR100420179B1 - 패드 필링이 방지된 반도체 장치의 제조 방법 - Google Patents

패드 필링이 방지된 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR100420179B1
KR100420179B1 KR10-2002-0025067A KR20020025067A KR100420179B1 KR 100420179 B1 KR100420179 B1 KR 100420179B1 KR 20020025067 A KR20020025067 A KR 20020025067A KR 100420179 B1 KR100420179 B1 KR 100420179B1
Authority
KR
South Korea
Prior art keywords
pad
mask
forming
film
contact
Prior art date
Application number
KR10-2002-0025067A
Other languages
English (en)
Other versions
KR20030086863A (ko
Inventor
김태우
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0025067A priority Critical patent/KR100420179B1/ko
Publication of KR20030086863A publication Critical patent/KR20030086863A/ko
Application granted granted Critical
Publication of KR100420179B1 publication Critical patent/KR100420179B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 패드 필링(Peeling) 현상을 해소하도록 하는 패드 필링이 방지된 반도체 장치의 제조 방법에 관한 것이다.
이를 위해, 반도체 기판 위에 필드 산화막과 폴리실리콘을 형성시킨 후 패턴 형성에 의한 트랜지스터를 형성하고, TEOS층과 BPSG층이 증착되어 PMD층을 형성한 후 상기 비피에스지 플로우에 의한 평탄화가 이루어진다. 그리고, 컨택 마스크를 형성한 후에 더미 폴리 패턴이 삽입된 폴리 마스크와 패드 마스크를 사용하여 정렬시킨 후 마스크 작업이 진행되며, 텅스텐 플러그 역할을 하는 접착막을 증착하고, 상기 접착막이 저항성 컨택이 되도록 어닐링을 진행한다. 상기 접착막 위에 텅스텐막을 증착하고 컨택홀에 충진된 상기 텅스텐막을 평탄화시키기 위한 텅스텐 에치백을 실시한 후 금속 마스크를 형성하고, 패터닝을 수행한 후에 금속 식각에 의한 금속라인을 형성한다. 그리고, 패드 마스크를 형성하고, 사진공정을 실시한 후에 패드 식각 및 세정 공정에 의한 패드를 형성하는 단계를 포함한다.

Description

패드 필링이 방지된 반도체 장치의 제조 방법{Semiconductor device fabricating method protected against pad peeling}
본 발명은 패드 필링이 방지된 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는, 패드 부분에 금속막과 PMD 간의 접착을 증가시켜 패드 필링(Peeling) 현상을 해소하도록 하는 패드 필링이 방지된 반도체 장치의 제조 방법에 관한 것이다.
웨이퍼가 양산되면 최종적인 제품을 만들기 위해 패키지 공정을 거치게 된다. 일반적으로 패키지는 어떠한 외부 환경에서도 내부 칩을 보호할 수 있도록 하는 기능을 수행하고, 내부 칩과 기기 부품간에 전기적으로 연결하며, 칩 동작시 내부 회로에서 발생되는 열을 효과적으로 방출하는 역할을 하고 있는 아주 중요한 부분이다. 내부 칩에 형성되어 있는 각종 배선을 비롯하여 리드를 보호 및 고정시키는 역할을 하며, 취급이 용이하도록 내부 칩의 포장 역할도 포함된다고 하겠다.
상기 내부 칩의 배선이 패키지 공정을 수행하기 전에 패턴에 대응되게 충실하게 고정되어 있어야 함은 물론이며, 그만큼 배선으로 형성되는 금속의 특성과 상기 금속이 반도체 기판에 견고하게 접착되도록 하는 재료 또한 중요한 요소라고 할 수 있다.
그러면, 종래의 0.5 및 0.6㎛ 플랫 셀 소자(일명 마스크롬)의 제조 과정을 예로써 1폴리와 1 또는 2금속 공정에 의한 디바이스 형성과정을 도면을 참조하여 설명한다.
디바이스의 특성상 공정의 단축을 위해 금속1 공정에서 진행 가능하게 설계하였으나, 디램(DRAM)과 달리 로직 디바이스는 각기 특성을 나타내는 유닛을 연결하는 금속라인이 있으므로 와이드 메탈(Wide Metal)이 무수하게 존재하게 된다.
일단 트랜지스터를 형성시키고 IMD(Inter Metal Dielectric)층으로TEOS(Tetra-Ethyl-Ortho-Silicate)층과 BPSG(Boro Phospho Silicate Glass)층이 증착되고, BPSG 플로우 공정으로 평탄화를 이루게 된다.
기존의 컨택 마스크 공정 후 컨택 식각시 습식 및 건식 방식으로 컨택 패턴을 형성했는데, 그 공정을 적용할 때는 컨택 습식 및 건식 식각 후 컨택 프로파일(Contact Profile) 특성상 액티브 영역 대 컨택, 폴리실리콘 대 컨택, 금속 대 컨택 등에 대한 공정 마진이 상당히 부족하므로 디자인 마진 확보를 위해 컨택 식각시 건식 식각만으로 적용하는 추세이다.
소정의 막질들이 형성되어 있는 반도체 기판위에 컨택 마스크, 컨택 식각 공정으로 컨택 패턴을 형성하고, 컨택 포토레지스트를 스트립에 의해 제거한다.
베리어 금속으로 Ti/TiN을 증착하고, Al-Si 금속라인 및 아크 TiN을 증착하게 된다. 금속라인을 패터닝 하기 위해 금속 마스크, 금속 식각을 해서 패턴을 형성한다. 그리고, 패시베이션 막을 USG층과 PE-나이트라이드 층으로 증착하고 패시베이션 막 증착시 금속 공간부분도 증착되며, 얼로이 공정으로 막을 보호하게 된다. 패드 패턴 형성을 위해 패드 마스크, 패드 식각 공정으로 패드 패턴을 형성하고 패드 형성용 포토레지스트를 제거한다.
이와 같은 과정을 포함하여 형성되는 플랫롬의 초기 제품에는, 도 2에서 보는 바와 같이, 패드 영역에서 BPSG(14) 위에 금속(16, 18)이 적층되는 구조로 진행이 되었지만, BPSG 공정시 캡핑막(Capping Layer)이 없는 관계로 BPSG(14)와 금속(16)간의 접착이 좋지 않았다. 그러므로 패키지 공정시 패드 본딩이 제대로 이루어지지 않아서 결국 패드 필링 현상이 발생되는 문제점이 있었다.
또한 이러한 문제점을 해결하기 위해 도 3에서 보는 바와 같이, 패드 영역의 필드 산화막(20) 위에 폴리(22)를 남기고 컨택에서 홀을 정의하는 방법을 적용하는 경우, BPSG(26) 공정시 캡핑막을 추가해서 진행할 때 BPSG(26)와 금속(28)간의 접착이 좋아져서 패드 필링이 줄어들었다. 그러나, 양산과정에서 일부 샘플에서 간혹 패드 필링이 발생되는 문제점이 있었다.
이와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은, 패드 부분에 금속막과 PMD 간의 접착을 증가시켜 패드 필링(Peeling) 현상을 해소하기 위한 패드 필링이 방지된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, 패드 영역에 더미 폴리 패턴을 삽입하여 BPSG막과 금속간의 접촉면적을 높여 패드 필링 현상을 해소하기 위한 패드 필링이 방지된 반도체 장치의 제조 방법을 제공하는 것이다.
도 1은 종래의 패드 필링 현상이 일어난 것을 보여주는 도면이다.
도 2는 종래의 초기 제품의 패드 영역을 보여주는 공정 단면도이다.
도 3은 종래의 컨택홀을 정의하는 방법을 이용한 패드 영역을 보여주는 공정 단면도이다.
도 4는 본 발명에 의한 실시예의 더미폴리 패턴 마스크와 패드 마스크를 이용하여 홀을 정의하는 방법을 이용한 패드 영역을 보여주는 공정 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
100 : 필드 산화막 102 : 폴리실리콘
104 : TEOS층 106 : BPSG층
108 : 접착막(Glue Layer) 110 : 텅스텐막
112 : 금속라인
상기 목적을 달성하기 위한 본 발명에 의한 패드 필링이 방지된 반도체 장치의 제조 방법은, 반도체 기판 위에 필드 산화막과 폴리실리콘을 형성시킨 후 패턴 형성에 의한 트랜지스터를 형성하는 단계와, TEOS층과 BPSG층이 증착되어 PMD층을 형성한 후 상기 비피에스지 플로우에 의한 평탄화가 이루어지는 단계와, 컨택 마스크를 형성한 후에 더미 폴리 패턴이 삽입된 폴리 마스크와 패드 마스크를 사용하여 정렬시킨 후 마스크 작업이 진행되는 단계와, 텅스텐 플러그 역할을 하는 접착막을 증착하고, 상기 접착막이 저항성 컨택이 되도록 어닐링을 진행하는 단계와, 상기접착막 위에 텅스텐막을 증착하고 컨택홀에 충진된 상기 텅스텐막을 평탄화시키기 위한 텅스텐 에치백을 실시하는 단계와, 금속 마스크를 형성하고, 패터닝을 수행한 후에 금속 식각에 의한 금속라인을 형성하는 단계; 그리고, 패드 마스크를 형성하고, 사진공정을 실시한 후에 패드 식각 및 세정 공정에 의한 패드를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 예에 의해 상기 마스크 작업이 진행될 때, 상기 더미 폴리 패턴이 삽입된 폴리 마스크와 패드 마스크를 동시에 정렬시켜서 상기 패드 부분에 더미 폴리 패턴이 없는 영역에만 포토레지스트가 형성되도록 하는 것이 바람직하다.
상기 접착막은 상기 BPSG막과 필드 산화막에 동시에 접촉되도록 하며, 상기 접착막은 상기 BPSG막 및 필드 산화막과의 접촉 면적을 증가시키는 것이 바람직하다.
이하, 본 발명의 실시예에 대한 설명은 첨부된 도면을 참조하여 더욱 상세하게 설명한다. 아래에 기재된 본 발명의 실시예는 본 발명의 기술적 사상을 예시적으로 설명하기 위한 것에 불과한 것으로, 본 발명의 권리범위가 여기에 한정되는 것으로 이해되어서는 안될 것이다. 아래의 실시예로부터 다양한 변형, 변경 및 수정이 가능함은 이 분야의 통상의 지식을 가진 자에게 있어서 명백한 것이다.
먼저, 반도체 기판(도시하지 않음) 위에 필드 산화막(100)과 폴리실리콘(102)을 형성시켜서 트랜지스터를 형성시키고, PMD(Pre-Metal Dielectric)층으로 TEOS층(104)과 BPSG층(106)이 증착되고 BPSG 플로우 공정으로평탄화를 이루게 된다.
컨택 마스크 형성공정을 진행한 후에 더미 폴리가 삽입된 폴리 마스크와 패드 마스크를 같이 사용하여 정렬시킨 후에 마스크 작업을 진행한다. 즉, 더미 폴리 패턴이 삽입된 폴리 마스크와 패드 마스크를 동시에 정렬시키면 패드 부분에 더미 폴리 패턴이 없는 영역에만 포토레지스트가 형성되지 않게 된다.
더미 폴리 패턴이 없는 영역에는 포토레지스트가 형성되지 않으므로 플라즈마 식각을 필드 산화막(100)까지 적용하여 더미 폴리가 없는 부분에 홀을 형성하는 방법과 유사하게 진행된다.
습식과 건식 식각이 함께 진행될 때에는 초점(Focus)과 시간을 조절하여 플라즈마 식각 프로파일을 경사지게 형성하는 방법을 사용하였으나, 건식식각시에는 셀 홀이 같이 적용되는 것도 고려해야 한다. 그러나, 패드 홀은 건식 식각 특성상 아래 방향으로 식각되는 특성이 있으므로 큰 영향은 없으나 더미 폴리와 홀이 서로 접촉되지 않게 형성하는 것이 무엇보다 중요하다.
건식에 의한 컨택 식각공정으로 셀 내에는 컨택패턴이 형성되고, 패드 영역에는 컨택 패턴을 삽입할 수 없으며, 컨택을 위한 포토레지스트는 제거된다.
텅스텐 증착 방식을 적용하기 위해 텅스텐 플러그 역할을 하는 접착막(108, Glue Layer)을 증착하고, 상기 접착막(108)이 플러그 역할, 즉 저항성 컨택이 되도록 어닐링(Annealing)을 진행한다. 그리고, 텅스텐막(110)을 증착하고 컨택홀에 충진된 텅스텐막(110)을 평탄화시키는 텅스텐 에치백 공정을 실시한다.
텅스텐 플러그, 즉 접착막(108)이 Ti/TiN막인 베리어 금속과 같은 물질이므로 접착막(108)인 베리어 금속막이 BPSG막(106)과 필드 산화막(100)에 동시에 접촉하게 되고, 접촉 면적도 훨씬 증가하게 되어 접착이 좋아진다. 그리고, 금속라인을 패터닝하기 위해 금속 마스크, 금속 식각을 해서 패턴을 형성한 후 포토레지스트를 제거한다.
패시베이션 막을 USG층과 PE-나이트라이드 층으로 증착하고, 패시베이션막 증착시 금속 공간 부분도 증착되며, 얼로이 공정으로 막을 보호하게 된다.
패드 패턴을 형성하기 위해 패드 마스크를 형성하고, 사진공정을 실시한 후에 패드 식각 및 세정 공정에 의해 패드를 형성하고, 상기 마스크로 사용된 포토레지스트를 제거한다.
패드를 형성한 후에 더미 폴리 패턴과 더미 폴리 패턴이 없던 부분에서의 베리어 금속층인 접착막(108)과 다른 금속층인 텅스텐막(110)이 증착될 때 서로의 토폴로지로 인해 패드가 오픈된 영역의 금속라인(112)은 상당한 토폴로지를 갖게 된다. 이로써 상기 베리어 금속층인 접착막(108)과 다른 텅스텐막(110) 사이의 토폴로지로 인해 본딩 패드와 다른 패드가 오픈된 금속 패드 사이의 패드 필링이 일어나지 않게 된다.
따라서, 본 발명에 의하면, 패키지 와이어 본딩시나 본딩 캐필러리를 벗겨낼 때 본딩 패드와 금속간의 접합특성이 우수하여 패드 필링이 일어나지 않고 패키지 공정을 진행할 수 있는 이점이 있다.
컨택홀을 사용하는 공정보다 패드 영역에서의 BPSG막과 필드 산화막, 베리어금속막과 금속층간의 토폴로지가 더 있으므로 와이어 본딩공정시 수율 손실이 억제되는 이점이 있다.
컨택 마스크 공정후 컨택식각시 공정마진이 부족하므로 디자인 마진 확보차원에서 컨택 식각시 건식 식각만으로 디자인 마진이 확보되는 효과가 있다.
건식에 의한 컨택 식각방식을 적용하여 확보된 디자인 마진의 여유로 공정 적용시 높은 수율을 구현할 수 있고, 디자인의 컨택 마진 확보로 셀 및 페리 영역의 크기를 고밀도로 적용할 수 있으므로 셀크기가 작아지는 효과가 있다.

Claims (5)

  1. 반도체 기판 위에 필드 산화막과 폴리실리콘을 형성시킨 후 패턴 형성에 의한 트랜지스터를 형성하는 단계와;
    테오스(TEOS)층과 비피에스지(BPSG)층이 증착되어 피엠디(PMD)층을 형성한 후 상기 비피에스지 플로우에 의한 평탄화가 이루어지는 단계와;
    컨택 마스크를 형성한 후에 더미 폴리 패턴이 삽입된 폴리 마스크와 패드 마스크를 사용하여 정렬시킨 후 마스크 작업이 진행되는 단계와;
    플러그 역할을 하는 접착막을 증착하고, 상기 접착막이 저항성 컨택이 되도록 어닐링을 진행하는 단계와;
    상기 접착막 위에 텅스텐막을 증착하고 컨택홀에 충진된 상기 텅스텐막을 평탄화시키기 위한 텅스텐 에치백을 실시하는 단계와;
    금속 마스크를 형성하고, 패터닝을 수행한 후에 금속 식각에 의한 금속라인을 형성하는 단계; 그리고,
    패드 마스크를 형성하고, 사진공정을 실시한 후에 패드 식각 및 세정 공정에 의한 패드를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 패드 필링이 방지된 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 마스크 작업이 진행될 때,
    상기 더미 폴리 패턴이 삽입된 폴리 마스크와 패드 마스크를 동시에 정렬시켜서 상기 패드 부분에 더미 폴리 패턴이 없는 영역에만 포토레지스트가 형성되도록 하는 것을 특징으로 하는 패드 필링이 방지된 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 접착막은,
    상기 BPSG막과 필드 산화막에 동시에 접촉되는 것을 특징으로 하는 패드 필링이 방지된 반도체 장치의 제조 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 접착막은,
    상기 BPSG막 및 필드 산화막과의 접촉 면적을 증가시키는 것을 특징으로 하는 패드 필링이 방지된 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 접착막은 Ti/TiN 재질로 이루어진 것을 특징으로 하는 패드 필링이 방지된 반도체 장치의 제조 방법.
KR10-2002-0025067A 2002-05-07 2002-05-07 패드 필링이 방지된 반도체 장치의 제조 방법 KR100420179B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0025067A KR100420179B1 (ko) 2002-05-07 2002-05-07 패드 필링이 방지된 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0025067A KR100420179B1 (ko) 2002-05-07 2002-05-07 패드 필링이 방지된 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20030086863A KR20030086863A (ko) 2003-11-12
KR100420179B1 true KR100420179B1 (ko) 2004-03-02

Family

ID=32381858

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0025067A KR100420179B1 (ko) 2002-05-07 2002-05-07 패드 필링이 방지된 반도체 장치의 제조 방법

Country Status (1)

Country Link
KR (1) KR100420179B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970003859A (ko) * 1995-06-30 1997-01-29 김주용 반도체 소자의 금속 배선 형성 방법
US6025277A (en) * 1997-05-07 2000-02-15 United Microelectronics Corp. Method and structure for preventing bonding pad peel back
KR20020010378A (ko) * 2000-07-29 2002-02-04 박종섭 반도체소자의 패드영역 형성방법
KR20020030314A (ko) * 2000-10-17 2002-04-25 박종섭 반도체장치의 패드부 구조

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970003859A (ko) * 1995-06-30 1997-01-29 김주용 반도체 소자의 금속 배선 형성 방법
US6025277A (en) * 1997-05-07 2000-02-15 United Microelectronics Corp. Method and structure for preventing bonding pad peel back
KR20020010378A (ko) * 2000-07-29 2002-02-04 박종섭 반도체소자의 패드영역 형성방법
KR20020030314A (ko) * 2000-10-17 2002-04-25 박종섭 반도체장치의 패드부 구조

Also Published As

Publication number Publication date
KR20030086863A (ko) 2003-11-12

Similar Documents

Publication Publication Date Title
US6100589A (en) Semiconductor device and a method for making the same that provide arrangement of a connecting region for an external connecting terminal
US8034704B2 (en) Method for manufacturing semiconductor device and semiconductor device
KR101867961B1 (ko) 관통전극을 갖는 반도체 소자 및 그 제조방법
US7557029B2 (en) Semiconductor device and fabrication process thereof
US6417087B1 (en) Process for forming a dual damascene bond pad structure over active circuitry
TWI731694B (zh) 半導體元件結構及其形成方法
US20050287803A1 (en) Semiconductor device having a metal wiring structure and method of manufacturing the same
KR20130092825A (ko) 관통전극을 갖는 반도체 소자 및 그 제조방법
JP2001185626A (ja) 半導体素子のヒューズ部及びその形成方法
KR100437460B1 (ko) 본딩패드들을 갖는 반도체소자 및 그 제조방법
KR20130093961A (ko) 관통전극을 갖는 반도체 소자 및 그 제조방법
CN102856247A (zh) 一种背面硅通孔制作方法
US20120013010A1 (en) Bonding pad for anti-peeling property and method for fabricating the same
US6130149A (en) Approach for aluminum bump process
JP2002231753A (ja) 半導体素子のボンディングパッド及びその製造方法
US20050073058A1 (en) Integrated circuit package bond pad having plurality of conductive members
US20090102065A1 (en) Bonding pad for anti-peeling property and method for fabricating the same
KR100420179B1 (ko) 패드 필링이 방지된 반도체 장치의 제조 방법
JP2001326242A (ja) 半導体装置およびその製造方法
KR100372649B1 (ko) 반도체 소자의 금속 패드 형성방법
JP2002324797A (ja) 半導体装置及びその製造方法
TWI761223B (zh) 動態隨機存取記憶體及其製造方法
KR100668221B1 (ko) Ｍｉｍ 캐패시터 형성 방법
US20230114550A1 (en) Manufacturing method of semiconductor chip
KR100498647B1 (ko) 반도체 소자의 금속 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee