KR20020010378A - 반도체소자의 패드영역 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 패드영역 형성방법에 관한 것으로, 종래에는 패드영역 하부의 알루미늄층을 절연시키기 위해 적용되는 SOG 계열의 절연막이 후속 열공정 및 와이어 본딩의 스트레스에 의해 패드 필-오프 현상을 유발하는 문제점이 있으며, 이를 방지하기 위하여 최근에 비교적 저온공정이면서 여타 절연막과 스트레스가 유사한 절연막을 적용하기도 하지만, 패드영역 하부의 알루미늄층을 격자무늬로 형성시킴에 따라 심한 단차가 발생하여 고가의 화학기계적 연마 공정이 요구되는 문제점이 있었다. 따라서, 본 발명은 하부 금속층을 원형고리의 배열을 다수개 갖는 형태로 잔류하도록 패터닝하거나, 중심으로부터 등간격으로 커지는 다수개의 원형 고리형태로 잔류하도록 패터닝하거나, 또는 중심으로부터 등간격으로 커지는 원형 고리형태가 방사형태로 절단되도록 패터닝하는 반도체소자의 패드영역 형성방법을 제공함으로써, 종래에 비해 SOG막의 형성영역을 최소화함과 아울러 평탄화에 유리하므로, 패드영역의 필-오프를 방지하여 제품의 수율 및 신뢰성을 향상시킬 수 있고, 별도의 화학기계적 연마공정이 요구되지 않아 비용절감을 꾀할 수 있는 효과가 있다.

Description

반도체소자의 패드영역 형성방법{METHOD FOR FORMING PAD REGION OF SEMICONDUCTOR DEVICE}

본 발명은 반도체소자의 패드영역 형성방법에 관한 것으로, 특히 마이크로(μ)-BGA 형(type) 패키지(package)의 와이어 본딩(wire bonding) 이후에 실시하는 풀 테스트(pull test)에서 본딩패드의 필-오프(peel-off) 발생을 방지하기에 적당하도록 한 반도체소자의 패드영역 형성방법에 관한 것이다.

일반적으로, 반도체 집적장치와 인쇄회로기판의 결합은 반도체 집적장치의 주변회로에 금속 본딩패드를 통해서 이루어진다. 이와같은 본딩패드는 전기적인 접속을 위해 반도체기판 위에 절연막을 증착한 다음 배리어(barrier) 금속층과 금속층을 증착하여 형성한다.

이때, 절연물질로는 주로 에스오지(spin on glass, 이하 SOG) 계열의 산화막을 적용하는데, 이 SOG막은 외부의 스트레스에 매우 민감하게 작용한다.

그리고, 금속층은 주로 알루미늄을 적용하는데, 이 알루미늄과 산화막의 접착력이 좋지 않다는 사실은 널리 알려져 있다. 따라서, 알루미늄과 산화막의 접착력을 향상시키기 위해 Ti/TiN과 같은 배리어 금속층을 적용한다.

한편, 통상적인 본딩패드는 와이어가 접착되는데, 이때 외부의 힘을 받게 되면 패드구조가 취약해져서 패드가 벗겨지는 필-오프 현상이 발생하며, 본딩 진행중에 가해지는 thermosonic이나 ultrasonic은 이러한 현상의 주원인이 되기도 한다.

상기한 바와같은 종래 반도체소자의 패드영역 형성방법을 도1a 내지 도1c의평면도 및 그 A-A선, B-B선 단면도를 참조하여 상세히 설명하면 다음과 같다.

먼저, 반도체기판(1)의 액티브 및 필드 영역에 순차적으로 층간산화막(2), 배리어 금속층(3), 알루미늄층(4)을 증착한 다음 마스크(미도시)를 이용하여 패터닝한다.

그리고, 상기 알루미늄층(4)이 패터닝된 결과물의 상부에 산화막(5)을 형성한다. 이때, 산화막(5)은 하부의 알루미늄층(4)으로 인해 고온으로 형성할 수 없기 때문에 저온에서 증착이 가능하거나 증착후 열처리가 저온에서 가능한 종류의 절연막을 사용해야 한다.

따라서, 증착 온도 및 증착후 열처리 온도가 낮은 에스오지(spin on glass, 이하 SOG) 방식의 산화막을 적용하는데, 그 SOG 막은 패터닝된 알루미늄층(4)의 이격영역에 채워지는 특성이 좋아 평탄화에 유리하지만, 외부의 스트레스에 약할 뿐만 아니라 여타의 산화막들과 다른 스트레스를 지니고 있어 본딩에서 패드영역 필-오프의 주원인이 되고 있다.

그리고, 상기 산화막(5)의 상부에 배리어 금속층(6)과 알루미늄층(7)을 증착한 다음 마스크를 이용하여 알루미늄층(7)을 상기 패터닝된 알루미늄층(4)과 직교하는 방향으로 패터닝함으로써, 알루미늄층(4,7)이 격자무늬를 갖도록 형성한다.

그리고, 상기 알루미늄층(7)이 패터닝된 결과물의 상부에 산화막(8)을 형성한다. 이때, 산화막(8)은 상기 산화막(5)과 마찬가지로 하부 알루미늄층(4,7)으로 인해 SOG 방식의 산화막을 적용한다.

그리고, 상기 산화막(8) 상부에 배리어 금속층(9)과 박막의 알루미늄층(10)을 형성한 다음 패드영역에만 잔류하도록 식각을 실시한다.

그러나, 상기한 바와같은 종래 반도체소자의 패드영역 형성방법은 패드영역 하부의 알루미늄층을 절연시키기 위해 적용되는 SOG 계열의 절연막이 후속 열공정 및 와이어 본딩의 스트레스에 의해 패드 필-오프 현상을 유발하는 문제점이 있으며, 이를 방지하기 위하여 최근에 비교적 저온공정이면서 여타 절연막과 스트레스가 유사한 절연막을 적용하기도 하지만, 패드영역 하부의 알루미늄층을 격자무늬로 형성시킴에 따라 심한 단차가 발생하여 고가의 화학기계적 연마(chemical mechanical polishing : CMP) 공정이 요구되는 문제점이 있었다.

본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 패드영역의 하부 알루미늄층을 절연시키기 위해 적용되는 SOG 계열 절연막의 형성 영역을 최소화하여 패드영역의 필-오프 발생을 방지할 수 있는 반도체소자의 패드영역 형성방법을 제공하는데 있다.

도1a 내지 도1c는 종래 반도체소자의 패드영역 형성방법을 보인 평면도 및 그 A-A선, B-B선 단면도.

도2a 및 도2b는 본 발명의 제1실시예를 보인 평면도 및 그 C-C선 단면도.

도3a 및 도3b는 본 발명의 제2실시예를 보인 평면도.

***도면의 주요부분에 대한 부호의 설명***

11:반도체기판 12:층간 절연막

13,18:배리어 금속층 14:하부 금속층

15,17:TEOS막 16:SOG막

19:패드 금속층

먼저, 상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 패드영역 형성방법에 대한 제1실시예는 반도체 기판 상에 순차적으로 제1층간 절연막, 제1배리어 금속층 및 하부 금속층을 형성하는 공정과; 상기 하부 금속층 상에 사진식각을 적용함으로써, 하부 금속층이 원형고리의 배열을 다수개 갖는 형태로 잔류하도록 패터닝하는 공정과; 상기 결과물 상에 순차적으로 제2층간 절연막, 제2배리어 금속층 및 패드 금속층을 형성한 다음 패터닝하는 공정을 구비하여 이루어지는것을 특징으로 한다.

한편, 상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 패드영역 형성방법에 대한 제2실시예는 반도체 기판 상에 순차적으로 제1층간 절연막, 제1배리어 금속층 및 하부 금속층을 형성하는 공정과; 상기 하부 금속층 상에 사진식각을 적용함으로써, 하부 금속층이 중심으로부터 등간격으로 커지는 다수개의 원형 고리 형태로 잔류하도록 패터닝하는 공정과; 상기 결과물 상에 순차적으로 제2층간 절연막, 제2배리어 금속층 및 패드 금속층을 형성한 다음 패터닝하는 공정을 구비하여 이루어지는 것을 특징으로 한다.

상기한 바와같은 본 발명에 의한 반도체소자의 패드영역 형성방법에 대한 제1실시예를 도2a 및 도2b의 평면도 및 그 C-C선 단면도를 참조하여 상세히 설명하면 다음과 같다.

먼저, 반도체기판(11) 상에 층간 절연막(12)을 형성한 다음 Ti/TiN등과 같은 배리어 금속층(13)과 알루미늄등과 같은 하부 금속층(14)을 증착한다.

그리고, 상기 하부 금속층(14) 상부에 감광막(미도시)을 도포, 노광 및 현상하여 감광막 패턴을 형성하고, 그 감광막 패턴을 적용하여 하부 금속층(14)을 식각함으로써, 하부 금속층(14)이 원형고리의 배열을 다수개 갖는 형태로 잔류하도록 패터닝한 다음 상기 감광막 패턴을 제거한다.

그리고, 상기 결과물 상부에 TEOS막(15)을 형성한 다음 층간절연막으로 SOG막(16)을 형성하여 패터닝된 하부 금속층(14)의 이격된 영역을 채워 평탄화한다. 이때, SOG막(16)은 상기 원형고리의 배열을 다수개 갖는 형태로 패터닝된 하부 금속층(14)의 이격된 영역을 채움에 따라 종래의 선형형태로 패터닝되는 하부 금속층의 이격된 영역을 채우는 것에 비해 평탄화에 유리함과 아울러 형성되는 영역이 최소화된다.

그리고, 상기 결과물의 상부전면에 TEOS막(17)을 형성한 다음 순차적으로 Ti/TiN등과 같은 배리어 금속층(18)과 알루미늄등과 같은 패드 금속층(19)을 형성하고, 패드영역에만 잔류하도록 식각을 실시한다.

이때, 상기 TEOS막(15,17)은 SOG막(16)에 함유된 불순물이 하부 금속층(14) 및 패드 금속층(19)에 침투하는 것을 방지하기 위해서 형성한다.

한편, 상기한 바와같은 본 발명에 의한 반도체소자의 패드영역 형성방법에 대한 제2실시예는 도3a의 평면도에 도시한 바와같이 상기 제1실시예와 여타의 내용은 동일하며, 단지 하부 금속층(14)을 원형고리의 배열을 다수개 갖는 형태로 잔류하도록 패터닝하지 않고, 하부 금속층(14)이 중심으로부터 등간격으로 커지는 다수개의 원형 고리형태로 잔류하도록 패터닝한다.

또한, 상기 제2실시예는 도3b에 도시한 바와같이 도3a의 하부 금속층(14)의 원형 고리형태가 중심으로부터 방사형태로 절단되도록 패터닝할 수 있으며, 이와같은 도3b의 하부 금속층(14)은 도3a의 하부 금속층(14)에 비해 SOG막(16)의 채워지는 특성을 향상시킬 수 있다.

상기한 바와같은 본 발명에 의한 반도체소자의 패드영역 형성방법은 하부 금속층을 원형고리의 배열을 다수개 갖는 형태로 잔류하도록 패터닝하거나, 중심으로부터 등간격으로 커지는 다수개의 원형 고리형태로 잔류하도록 패터닝하거나, 또는 중심으로부터 등간격으로 커지는 원형 고리형태가 방사형태로 절단되도록 패터닝함에 따라 종래에 비해 SOG막의 형성영역을 최소화함과 아울러 평탄화에 유리하므로, 패드영역의 필-오프를 방지하여 제품의 수율 및 신뢰성을 향상시킬 수 있고, 별도의 화학기계적 연마공정이 요구되지 않아 비용절감을 꾀할 수 있는 효과가 있다.

Claims (5)

1. 반도체 기판 상에 순차적으로 제1층간 절연막, 제1배리어 금속층 및 하부 금속층을 형성하는 공정과; 상기 하부 금속층 상에 사진식각을 적용함으로써, 하부 금속층이 원형고리의 배열을 다수개 갖는 형태로 잔류하도록 패터닝하는 공정과; 상기 결과물 상에 순차적으로 제2층간 절연막, 제2배리어 금속층 및 패드 금속층을 형성한 다음 패터닝하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 패드영역 형성방법.
2. 제 1 항에 있어서, 상기 하부 금속층을 패터닝한 다음 상부전면에 제1TEOS막을 형성하는 공정과; 상기 제2층간 절연막을 형성한 다음 그 상부에 제2TEOS막을 형성하는 공정을 더 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 패드영역 형성방법.
3. 반도체 기판 상에 순차적으로 제1층간 절연막, 제1배리어 금속층 및 하부 금속층을 형성하는 공정과; 상기 하부 금속층 상에 사진식각을 적용함으로써, 하부 금속층이 중심으로부터 등간격으로 커지는 다수개의 원형 고리 형태로 잔류하도록 패터닝하는 공정과; 상기 결과물 상에 순차적으로 제2층간 절연막, 제2배리어 금속층 및 패드 금속층을 형성한 다음 패터닝하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 패드영역 형성방법.
4. 제 3 항에 있어서, 상기 하부 금속층을 패터닝한 다음 상부전면에 제1TEOS막을 형성하는 공정과; 상기 제2층간 절연막을 형성한 다음 그 상부에 제2TEOS막을 형성하는 공정을 더 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 패드영역 형성방법.
5. 제 3 항에 있어서, 상기 하부 금속층의 원형 고리형태가 중심으로부터 방사형태로 절단되도록 패터닝된 것을 특징으로 하는 반도체소자의 패드영역 형성방법.