KR100186238B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

반도체장치는 하부 절연층상에 서로 간격을 두고 형성된 다수의 배선, 다수의 배선사이의 하부 절연층상에 서로 간격을 두고 형성된 더미패턴 및 다수의 배선과 더미패턴을 덮고 다수의 배선과 더미패턴 사이의 영역내에 형성된 캐버티를 갖도록 형성된 상부 절연층으로 구성된다.

Description

반도체장치 및 그 제조방법
제1a도는 종래의 반도체장치의 배선패턴과 층간절연막을 도시한 평면도.
제1b도는 제1a도의 Ⅰ-Ⅰ선 단면도.
제2도는 본 발명의 제1실시예에 의한 반도체 장치의 배선패턴과 다른 패턴을 도시한 평면도.
제3a도-제3c도는 본 발명의 제1실시예의 반도체장치의 층간절연막의 형성단계를 도시한 단면도로서, 특히 제3a도는 제2도의 Ⅲ-Ⅲ선 단면도.
제4도는 제2도의 Ⅱ-Ⅱ선 단면도로서, 층간절연막이 배선패턴상에 형성되는 것을 도시한 도.
제5a도는 본 발명의 제2실시예에 의한 반도체장치의 배선패턴과 다른 패턴을 도시한 평면도.
제5b도는 제5a도의 Ⅳ-Ⅳ선 단면도.
제5c도는 제5a도의 Ⅴ-Ⅴ선 단면도.
제6a도는 본 발명의 제3실시예에 의한 반도체장치의 배선패턴과 다른 패턴을 도시한 평면도.
제6b도는 제6a도의 Ⅵ-Ⅵ선 단면도.
제6c도는 제6a도의 Ⅶ-Ⅶ선 단면도.
제7도는 본 발명의 제4실시예에 의한 반도체장치를 도시한 평면도로서, 배선패턴과 더미패턴이 가드(guard)패턴에 의해 둘러싸인 것을 도시한 도.
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히 간격을 두고 형성된 다수의 배선을 갖는 반도체장치 및 그 제조방법에 관한 것이다.
반도체집적회로장치에 있어서는, 고집적화에 따라서 배선의 다층화와 배선의 고밀도화가 요구되고 있다.
층간절연막의 요철면을 다층 배선구조로 즉시 형성하므로, 층간 절연막상에 형성된 배선은 요철에 의한 단차를 감소시켜서 단선되지 않도록 하여야 한다. 일반적으로, 배선의 단선을 방지하기 위한 방법으로서는 층간 절연막의 상면을 평탄화시켰었다.
층간 절연막의 평탄화는 일반적으로 이하의 단계에 의해 실행된다.
제1a도에 도시한 바와 같이, 반도체기판 1의 표면상에 형성된 기초절연막 2상에 병렬로 복수개의 하부배선 3을 형성한 후에, CVD 공정에 의해 반도체기판 1의 전면에 층간절연막으로서 되는 SiO2막 4을 형성한다. 이 경우에는, 제1b도에 도시한 바와 같이, 기초 절연막 2와 배선 3의 양쪽면에 SiO2막 4를 성장시킨다.
이 때문에, 기초 절연막 2와 배선 3의 표면요철에 의해 SiO2막 4에 요철면 형상이 생기게 된다.
이어서, SiO2막 4상에 실리콘 화합물 함유용액을 회전도포에 의해 도포하고 나서, 열처리에 의해 용액중의 용매를 제거한다. 그 결과, 실리콘 화합물로 되고 요철면을 갖는 SOG(Spin On Glass)에 의해 SiO2막 4의 표면을 덮는다. 이어서, SiO2막 5를 에칭백(etching back)하여 SiO2막 4의 요부에 국부적으로 잔류된다.
SiO2막 4와 SOG 막 5은 층간 절연막으로서 소용되어 층간 절연막의 요철면을 얻을 수 있다. 다음에, CVD 공정에 의해 제2층으로서 SiO2막(도시하지 않음)을 형성하고, 제2층 SiO2막상에 상부배선(도시하지 않음)을 형성한다.
도중에, 배선을 3,3 사이에 형성된 절연막 4이 캐퍼시터의 유전체막으로서 가능하므로, 배선용량(기생용량)이 2개의 배선 3 사이에 존재한다.
배선용량 C는 이하의 식(1)에 의해 얻어질 수가 있다.
배선용량 C는 2개의 배선 3 사이에 위치된 절연막 4의 상대적 유전상수에 비례하고, 배선 3 사이의 구간 d에 역비례한다. 일반적으로, SiO2의 상대적 유전도상수는 약 4∼5이다. 식 (1)에서, εO는 진공중의 유전상수, εr은 상대적 유전상수, S는 배선 3의 측면의 면적이다.
C = εOεrS / d -------------------- (1)
반도체 집적회로장치의 고집적화가 진행됨에 따라 배선 3,3 사이의 구간 d는 짧게 되고 배선의 다층구조가 진행된다. 그 결과, 배선용량이 증가되어 반도체 장치의 동작이 더 지연된다.
본 발명의 목적은 배선용량을 감소시킬 수 있는 반도체장치 및 그 제조방법을 제공하는 데 있다.
본 발명에 의하면, 배선들간에 위치된 영역에 더미(dummy)패턴을 형성하고 배선과 더미패턴을 절연막에 의해 덮는 반면에, 배선과 더미 패턴사이의 절연막에 캐버티(cavity)를 형성한다.
이것에 의하여, 배선들간에 위치된 유전체의 유전상수가 절연막의 캐버티의 존재에 의해 감소되므로, 이들 배선에 접속된 장치의 동작속도의 감소를 억제할 수가 있다.
더우기, 본 발명에 의하면, 배선과 더미패턴을 형성할 영역을 배선과 더미패턴과 같은 층에 형성된 가드(guard)패턴에 의해 에워싸서, 배선과 더미패턴사이의 절연막에 형성된 캐버티의 끝을 가드패턴 근처에 형성될 절연막에 의해 채운다. 그 결과, SOG 등의 평탄화 절연재를 배선을 덮는 절연막상에 형성하는 경우에, 평탄화 절연재가 캐버티내에 침입하는 것이 방지될 수가 있어, 캐버티를 절연막에 확고하게 형성시킬 수가 있다.
또한, 캐버티에 포함된 가스가 절연막을 거쳐 배선에 전달되어 배선과 접촉하게 될 가능성이 있는 경우에는, 캐버티내에 포함된 가스로서 불활성가스를 사용함으로써 가스에 의한 배선의 열화를 방지할 수가 있다.
이제, 본 발명의 바람직한 실시예를 도면을 참조하여 이하 설명한다.
제2도는 본 발명의 제1실시예에 의한 반도체 장치의 배선패턴과 다른 패턴을 도시한 평면도이다. 제3A도-제3C도는 제2도의 반도체 장치의 층간 절연막의 형성단계를 도시한 단면도이다.
제2도와 제3A도에 있어서, 금소막 또는 불순물함유 반도체막등의 도전성막을 제1절연막 12상에 두께 약 0.8㎛으로 형성하고나서,포토리소그래피 처리에 의해 패턴화하여 배선 13, 더미패턴 14 및 가드패턴을 형성한다.
도전성막으로 형성된 배선 13은 장치접속용의 배선으로서 형성될 수도 있고, 또는 배선 13의 일부를 MOS 트랜지스터의 게이트 전극으로서 형성할 수도 있다. 예를 들면, 다수의 배선 13을 1.5㎛의 구간으로 형성한다. 배선 13의 폭은 특별히 제한되지는 않는다.
인접한 배선 13 사이에 이유하는 배선 13과 0.5∼0.6㎛ 간격을 두고 더미패턴 14를 형성한다. 제2도에 도시한 바와 같이, 더미패턴 14를 배선 13을 따른 방향으로 분할된 복수개의 패턴으로서 형성한다. 더미패턴 14 사이의 간격을 0.5∼0.6㎛로 설정한다.
더우기, 배선 13을 형성할 영역주변에 상기 도전성막으로 된 가드패턴 15를 형성한다. 가드패턴을 배선 13과 더미패턴 14와 간격을 두고 배치하여 서로 접촉되지 않게 한다.
그 구간을 0.6㎛ 이하로 설정하는 것이 바람직하다.
상기와 같이 배선 13, 더미패턴 14 및 가드패턴 15를 형성한 후에, 제3b도에 도시한 바와 같이, 플라즈마 CVD 공정에 의해 SiO2로 형성된 제2절연막 16을 제1절연막 12의 표면이외에 각각의 배선 13, 더미패턴 14 및 가드패턴 15의 상면과 측면 양쪽에 성장시킨다.
배선 13상에 형성된 제2절연막과 더미패턴 14상에 형성된 제2절연막 16을 서로 접촉하게 한 후에 제2절연막 16의 성장을 정지한다.
제2절연막 16은 배선 13과 더미패턴 14 사이의 제2절연막 16에 캐버티 17를 형성하는 조건하에 성장시켜야 한다. 이러한 캐버티 17은 더미패턴 14와 더미패턴 14 사이의 제2절연막 16에도 형성된다. 보다 구체적으로는, 제2절연막 16은 SiH4와 N2O를 예를 들면, SiO2막 성장용의 반응가스로서 사용하고, 성장분위기 압력을 10Torr 이하로 설정하고 성장온도를 350∼450℃의 범위내로 설정하는 조건하에 SiO2막이 배선 13의 상면에 1㎛의 막두께를 가질 때까지 성장시켜야 한다.
반도체장치에 가드패턴 15가 존재하지 않는 경우에는, 제2절연막 16에 형성된 캐버티 17의 일부가 배선 13의 단부의 근처에 바로 노출된다. 이것은 제2절연막 16이 배선 13과 멀어지게 되면 제2절연막 16의 두께가 보다 더 얇아지게 되기 때문이다.
반도체 장치에 가드패턴 15가 존재하는 경우에는, 제4도에 도시한 바와 같이, 더미패턴 14와 가드패턴 15 사이의 영역과 배선 13과 가드패턴 15 사이의 영역을 매립하기 위하여 형성되는 제2절연막 16에 의해 캐버티 17의 단부가 메워진다.
배선 13 또는 더미패턴 14와 가드패턴 15를 0.5∼0.6㎛의 구간으로 간격을 두는 경우에는, 배선 13 또는 더미패턴 14와 가드패턴 15 사이에 위치된 제2절연막 16에도 캐버티 17이 형성된다. 그러나, 링평면 형상을 갖도록 가드패턴 15를 형성하므로, 제2절연막 16에 형성된 캐버티 17을 가드패턴 15에 따라 메운다.
다음에, 제3c도에 도시한 바와 같이, 제2절연막 16의 전면에 스핀도포공정에 의해 약 0.4㎛ 정도의 두께로 실리콘 화합물 용액을 도포한다.
이어서, 실리콘 화합물 용액을 약 400℃에서 가열하여 고화 또는 경화시켜서 SOG 층 18을 형성한다. 이 SOG 층 18은 평탄화 절연막으로서 가능하다.
더우기, 이 SOG 층 18을 형성한 후에, 제2절연막 16을 평탄화의 개선요구에 따라 염소계 에천트를 사용하여 SOG 층 18과 제2절연막 16을 에칭백함으로써 얇게 될 수도 있다.
이와 같이 돌출한 배선 13 주변의 제2절연막 16의 상면에서 생기는 요부는 SOG 층 18에 의해 매립될 수가 있다.
그 결과, 층간 절연막은 제2절연막 16과 SOG 층 18로 구성되어, 층간 절연막의 상면을 평탄화시킬 수가 있다.
그 다음에, 제2절연막 16과 SOG 층 18상에 상부 배선(도시하지 않음)을 형성하고 나서, 그 위에 상기와 마찬가지로 절연막(도시하지 않음)을 형성한다.
상술한 바와 같이, 복수개의 배선 13 사이에 형성되는 제2절연막 16의 각 내부에 상대적 유전상수가 작은 캐버티 17을 형성하므로, 식(1)로 주어진 배선용량 C를 감소시킬 수가 있어서, 장치 동작의 지연을 억제할 수가 있다. 사실상 배선 13 사이에 더미패턴 14를 형성하여 제2절연막 16의 표면을 평탄화시키므로 배선용량이 증가된다.
그런, 더미패턴 14가 배선 13의 연장방향을 따라 작은 패턴으로 분할되고, 더우기 캐버티 17이 분할된 더미패턴 14 사이에 형성된 제2절연막 16 내에도 존재하므로 더미패턴 14에 의한 기생용량의 증가가 억제될 수가 있다.
더우기, 다층 배선구조에 있어서, 경사지게 상·하방향으로 배치되는 배선들 사이에 캐버티를 형성하면, 다층배선구조의 배선용량을 억제할 수가 있다.
제5a도는 본 발명의 제2실시예에 의한 반도체 장치의 배선패턴과 다른 패턴을 도시한 것이다.
상기 제1실시예에서는, 다수의 더미패턴 14는 거의 동일한 평면 형상을 갖도록 형성되었고, 더미패턴 14는 직선처럼 형성된 2개의 배선 13 사이에 형성되었다. 그러나 더미패턴 14의 형상은 이러한 형상에 제한되지는 않는다.
예를들면, 제5a도에 도시한 바와 같이, 더미패턴의 평면형상은 배선의 형상에 따라 변경될 수도 있다. 즉, 배선 13a, 13b의 중앙부 근처에 위치되는 더미패턴 14a는 L자형 부분으로서 형성될 수도 있다. 배선 13a,13b 사이의 구간이 짧으면, 더미패턴 14b는 직사각형 부분으로서 형성될 수도 있다. 더우기, 더미패턴 14는 U자형 배선 13a에 의해 둘러싸이는 영역에 형성될 수도 있다.
제5a도에 도시한 경우에서, 더미패턴 14, 14a, 14b 및 배선 13a, 13b 사이의 구간이 적합하게 유지될 수 있는 경우에는, 제5b도에 도시한 캐버티 17이 이들 사이의 제2절연막 16에 형성될 수도 있다.
제2절연막 16내에 캐버티 17를 잔류시키기 위하여는, 더미패턴 14, 14a, 14b 및 배선 13a, 13b 사이의 구간을 0.5∼0.6㎛의 범위내로 설정하는 것이 바람직하다.
더미패턴 14, 14a, 14b 사이의 구간을 상기과 같은 범위내로 설정함으로써, 캐버티 17이 더미패턴 14, 14a, 14b 사이의 제2절연막 16에 형성될 수가 있다.
제5c도에 도시한 바와 같이, 제2절연막 16이 가드패턴 15와 배선 14a, 14b 사이에 형성되므로, 배선 13a, 13b의 단부 근처에 형성되는 캐버티 17이 노출되지 않게 될 수가 있다.
제5a도, 제5b도 및 제5c도에서, 제2a도와 제2b도에서 사용된 바와 같은 부호는 제2a도와 제2b도에서와 같은 구성요소를 표시한 것이다. 제5a도에서, 층간 절연막은 생략되어 있다.
한편, 더미패턴의 형성기술에 대하여는 공지되어 있다.
부수적으로, 더미패턴과 배선사이의 구간이 매우 길면, 배선용량이 감소될 수 있지만, 그 사이에 형성된 층간 절연막은 평탄화될 수가 없다.
제6a도는 본 발명의 제3실시예에 의한 반도체 장치의 배선패턴과 다른 패턴을 도시한 것이다.
제1 및 제2실시예에서는, 가드패턴과 배선사이에 더미패턴을 형성하지 않은 반도체 장치에 대하여 설명되었다.
반도체 칩의 최우주변과 배선사이의 구간이 매우 긴 경우에는, 더미패턴을 배선과 최외주변사이에 형성하여야 한다.
예를 들면, 제6a도에 도시한 바와 같이, 반도체 칩 20의 최외주변과 배선 23 사이에 더미패턴 24를 개재시킨다.
그 결과, 제6b도에 도시한 바와 같이, 반도체 칩 20의 최외모서리 근처에 형성되는 제2절연막 16의 평탄화를 개선시킬 수가 있다.
이 경우에는, 더미패턴 24 사이에 위치된 제2절연막 16내에 캐버티 17을 형성하는 반면에, 반도체 칩 20의 최외모서리와 더미패턴 24 사이에 가드패턴 15를 형성하여 캐버티 17의 단부를 메운다.
더우기, 제6a도에 도시한 바와 같이, 배선들 23 사이의 구간이 매우 길면, 이들 배선 23 사이에 다수의 더미패턴 24, 24a를 형성하여 더미패턴 24, 24a 사이에 공간을 갖도록 할 수가 있다. 이 경우에, 더미패턴 24, 24a와 배선 23 사이의 구간 뿐만 아니라 더미패턴 24, 24a 사이의 구간이 제2절연막 16 내에 캐버티를 형성할 수 있게 하는 일정한 구간으로 설정되어야 한다.
더우기, 제6c도에 도시한 바와 같이, 배선이 서로 너무 근접하여 형성되어 더미패턴을 생략할 수 있는 경우에는, 배선이 배선 23b 사이의 층간 절연막 16내에 캐버티 17을 형성할 수 있는 공간을 갖도록 별개로 배치하여야 하는 것이 바람직하다.
따라서, 배선용량을 감소시킬 수가 있다.
예를 들면, 그 구간을 0.5∼0.6㎛로 설정된다.
제7도는 본 발명의 제4실시예에 의한 반도체 장치를 도시한 것이다.
본 발명의 상기 실시예에서는, 회로영역이 가드패턴 15에 의해 둘러싸이는 경우에 대하여 설명하였다. 전체 개략평면도는 제7도에 도시한 바와 같이 주어진다.
반도체 집적회로의 칩 20의 최외주변에 가드패턴 15a를 형성하고 나서, 가드패턴 15a에 의해 둘러싸인 영역에 배선 13a를 형성한 후, 배선 13a 사이와 배선 13a와 가드패턴 15a 사이의 영역에 걸쳐 다수의 더미패턴 14a를 형성한다.
결과적으로, 제3b도와 제4도에 도시한 캐버티는 배선 13a 사이, 배선 13a와 더미패턴 14a 사이 및 더미패턴 14a 사이에 형성되는 제2절연막내에 형성된다. 캐버티의 단부는 가드패턴 15a의 내부영역에 형성된 제2절연막에 의해 메워진다. 그 결과, 캐버티는 제2절연막으로 부터 전혀 노출되지 않고, SOG 막 등도 캐버티내에 침입하지 않는다.
제7도와 도시한 바와 같이 배선 13a가 U자형 평면형상을 갖도록 형성되는 경우에도, 더미패턴 14a가 배선 13a에 의해 둘러싸인 영역에 형성되면 그 영역에 형성된 절연막내에 캐버티를 형성할 수가 있다. 이 때문에, 배선 13a의 상부 배선사이에 생성된 배선용량을 감소시킬 수가 있다.
더우기, 가드패턴 15a의 형상은 이음새 없는 링 형상에 제한될 필요가 없고, 링형상의 부분에 슬릿을 형성할 수도 있다.
배선 13, 더미패턴 14 및 가드패턴 15를 덮는 제2절연막 16은 아르곤 또는 질소 등의 불활성가스 분위기에서 스퍼터링함으로써 형성될 수도 있다. 이것에 의하여, 상기와 같이 형성된 제2절연막 16내의 캐버티 17에 불활성가스를 채울수가 있다. 제2절연막이 배선 13의 측면에서 얇게 되기 때문에, 캐버티 17에서 배선 13에 침입하는 가스에 의해 배선 13의 품질이 저하될 가능성이 있다.
이러한 경우에도, 불활성가스를 캐버티 17 내에 포함시키면 배선 13의 품질저하를 방지할 수가 있다.
배선 13, 더미패턴 14 및 가드패턴 15를 덮는 제2절연막 16으로서는, 이산화실리콘(SiO2)외에 질화산화실리콘, 질화실리콘, 불소함유 실리콘 산화막 및 PSC를 사용할 수도 있다.
배선 패턴 13과 더미패턴 14 사이 또는 배선패턴 13과 가드패턴 15 사이, 또는 더미패턴 14와 가드패턴 15 사이의 구간을 0.6㎛ 보다 크거나 0.5㎛ 보다 작게 설정하는 경우에, 절연막 16의 성장조건, 예를 들면 두께 또는 성장속도를 변화시킴으로써 이른 패턴사이의 절연막 16내에 캐버티 17를 형성한다.

Claims (11)

  1. 하부 절연층상에 서로 간격을 두고 형성된 다수의 배선, 다수의 배선사이의 하부 절연층상에 서로 간격을 두고 형성된 더미패턴 및 다수의 배선과 더미패턴을 덮도록 형성되고 다수의 배선과 더미패턴 사이의 영역내에 형성된 캐버티를 갖는 상부 절연층으로 구성되는 반도체 장치.
  2. 제1항에 있어서, 다수의 배선과 더미패턴이 가드패턴에 의해 둘러싸인 반도체장치.
  3. 제2항에 있어서, 가드패턴이 다수의 배선과 더미패턴을 형성하는 영역의 최외주변에 형성되는 반도체 장치.
  4. 제1항에 있어서, 가드패턴의 내주변을 따라 형성되는 상부 절연막의 일부가 캐버티의 각 단부를 메우는 반도체 장치.
  5. 제1항에 있어서, 캐버티가 가드패턴과 다수의 배선 또는 더미패턴 중 어느 하나와의 사이에 존재하는 상부 절연막의 일부내에 형성되는 반도체 장치.
  6. 제1항에 있어서, 캐버티가 불활성가스로 채워지는 반도체 장치.
  7. 제6항에 있어서, 불활성가스가 아르곤 또는 질소로 구성되는 반도체 장치.
  8. 기초 절연막상에 도전성막을 형성하는 단계, 기초 절연막상에 다수의 배선을 형성하고, 또한 도전성막을 패턴화함으로써 다수의 배선에 의해 둘러싸인 영역에 더미패턴을 형성하는 단계, 및 다수의 배선과 더미패턴을 덮고 다수의 배선과 더미패턴사이에 캐버티를 갖도록 절연막을 형성하는 단계로 구성되는 반도체장치의 제조방법.
  9. 제8항에 있어서, 도전성막의 패턴화시, 다수의 배선과 더미패턴을 형성하는 영역을 둘러싸도록 가드패턴을 형성하는 단계와 가드패턴의 표면상에 상부 절연막을 형성하는 단계로 더 구성되는 반도체장치의 제조방법.
  10. 제9항에 있어서, 상부 절연막의 형성후에, 상부 절연막상에 평탄화절연막을 형성하는 단계로 더 구성되는 반도체장치의 제조방법.
  11. 제8항에 있어서, 절연막이 불활성가스를 포함하는 분위기에서 형성되는 반도체장치의 제조방법.
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