KR100427540B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

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Abstract

1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과재
반도체 소자의 고집적화에 따른 우수한 정전용량을 갖는 캐패시터를 형성하기 위하여 하부전극의 표면적을 증가시키고자 한다.
3.발명의 해결방법의 요지
캐패시터의 하부전극을 2차에 걸친 산화공정으로 엠보싱(Embossing) 모양을 형성되도록 하여 하부전극의 표면적을 증가시킨다.
4.발명의 중요한 용도
반도체 소자 제조방법중 캐패시터의 하부전극 형성방법

Description

반도체 소자의 캐패시터 형성방법
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 특히 하부전극의 표면적을 증가시키므로 정전 용량을 향상시키는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 셀(Cell) 면적은 감소하나 단위 셀당 요구되는 정전용량의 양은 일정하다. 따라서 기존 방법으로 고집적 반도체 소자의 캐패시터를 제조하는데는 한계가 있으므로 소자 동작에 필요한 정전 용량의 증가가 요구된다.
종래 캐패시터 형성기술에서 하부 전극 형성시 폴리실리콘막 만을 증착하여 진행하거나, 정전용량을 증가시키기 위하여 캐패시터의 전극인 폴리실리콘을 2 중구조로 증착한 후 그 측벽을 식각하여 하부 폴리실리콘막 측벽에 사이드-월(Side-Wall)을 형성하여 캐패시터의 표면적을 증가하는 방법을 사용하고 있다. 이 방법은 반도체 소자가 고집적화 되어 셀 사이즈가 작아짐에 따라 이러한 방법으로도 고집적 디바이스에서 요구하는 캐패시터의 용량을 만족하지 못한다. 그리고 기존의 하부전극을 엠보싱(Embossing) 형태로 형성하는 기술은 현재 사용하는 장비로는 어려움이 많아 새로운 장비의 개발이 요구되는 등의 문제가 발생한다.
따라서 본 발명은 새로운 장비의 개발 없이 하부전극을 엠보싱 모양으로 형성하여 캐패시터의 정전용량을 증대시키는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 실리콘 기판상에 절연막, 폴리실리콘막 및 질화막을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 질화막이 파괴되도록 1차 산화공정을 진행하는 단계와, 상기 단계로부터 상기 질화막의 파괴된부분을 통한 산화제의 침투로 인해 표면의 요철이 심화되어 엠보싱 모양이 되도록 2차 산화공정을 실시하는 단계와, 상기 단계로부터 상기 질화막을 제거하고 전체 상부면에 하부전극, 유전체막 및 상부전극을 형성하는 단계로 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 소자의 단면도.
<도면의 주요부분에 대한 부호의 설명>
1 : 실리콘기판 2 : 절연막
3 : 폴리실리콘막 3 : 질화막
4 : 하부전극
이하, 첨부도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 소자의 단면도이다.
도 1a는 실리콘 기판(1)상에 절연막(2), 폴리실리콘막(3) 및 질화막(4) 순차적으로 형성한 단면도로서, 폴리실리콘막(3)의 두께는 1000Å 이하로 증착하고 질화막(4)의 두께는 20 내지 40Å으로 증착한다. 이때 질화막(4)의 두께를 얇게 형성하는 이유는 후속 산화공정에서 질화막(4)이 쉽게 파괴될 수 있도록 하기 위함이다.
도 1b는 질화막(4) 및 폴리실리콘막(3)을 1차 및 2차 산화공정을 순차적으로 실시하여 질화막이 파괴된 부분으로부터 산화가 확산되어 전체적으로 엠보싱모양을 형성한 상태의 단면도로서, 1차 산화공정은 질화막(4)이 파괴가 시작 될 때까지 산화속도를 급격히 증가시킨다. 이는 산화 저항성의 한계로 인하여 어느 이상 산화가 진행되면 질화막(4)이 파괴되기 시작하는데 이때 급격히 산화를 진행하면 파괴된 부분과 비파괴 부분의 형성이 뚜렷해진다.
2차 산화공정은 O2,H2O등과 같은 산화물질을 희석(Dilution)시켜 진행하는데, 이는 질화막(4)의 파괴된 부분을 통해 산화물질이 하부 폴리실리콘막(3)으로 확산됨으로써 질화막(4)의 파괴 부분과 비파괴부분의 산화속도를 최대한 크게 하기 위함이다. 이와 같은 방법은 전체적인 산화막을 엠보싱 모양(A)이 되도록 한다.
도 1c는 엠보싱 모양(A)의 산화막을 형성한 후 하부전극(5)을 형성한 상태의 단면도로서, 하부전극(5)을 형성한 후 유전체(도시않됨) 및 상부전극(도시않됨)을 형성하여 캐패시터를 완성한다. 이때 엠보싱 모양(A)의 산화막과 동일한 모양으로 하부전극이 형성되기 때문에 하부전극의 표면적이 증가되어 캐패시터의 전하저장용량이 향상된다.
상술한 바와같이 하부전극의 표면을 엠보싱 모양으로 형성하므로써 캐패시터의 표면적이 증가되어 정전용량이 종래의 캐패시터 보다 향상되고, 또한 단순한 공정으로 캐패시터의 정전용량이 증가되므로 공정에 바로 적용할 수 있는 효과가 있다.

Claims (4)

  1. 실리콘 기판상에 절연막, 폴리실리콘막 및 질화막을 순차적으로 형성하는 단계와,
    상기 단계로부터 상기 질화막이 파괴되도록 1차 산화공정을 진행하는 단계와,
    상기 단계로부터 상기 질화막의 파괴된 부분을 통한 산화제의 침투로 인해 표면의 요철이 심화되어 엠보싱 모양이 되도록 2차 산화공정을 실시하는 단계와,
    상기 단계로부터 상기 질화막을 제거하고 전체 상부면에 하부전극, 유전체막 및 상부전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서, 상기 폴리실리콘막의 두께는 1000Å 이하인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서, 상기 질화막의 두께는 20 내지 40Å인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서, 상기 산화제는 O2및 H2O 중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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