JP2004296864A - 半導体装置及びパターン発生方法 - Google Patents

半導体装置及びパターン発生方法 Download PDF

Info

Publication number
JP2004296864A
JP2004296864A JP2003088316A JP2003088316A JP2004296864A JP 2004296864 A JP2004296864 A JP 2004296864A JP 2003088316 A JP2003088316 A JP 2003088316A JP 2003088316 A JP2003088316 A JP 2003088316A JP 2004296864 A JP2004296864 A JP 2004296864A
Authority
JP
Japan
Prior art keywords
dummy
wiring
wiring layer
pattern
dummy pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003088316A
Other languages
English (en)
Inventor
Masato Suga
真人 須賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2003088316A priority Critical patent/JP2004296864A/ja
Priority to US10/786,027 priority patent/US20040188849A1/en
Publication of JP2004296864A publication Critical patent/JP2004296864A/ja
Priority to US11/797,200 priority patent/US20070200245A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】半導体装置での配線密度を低下させることなく、配置するダミーパターンにより生じる容量を低減することができるようにする。
【解決手段】DP1はN配線層に配置されたダミーパターンであり、DP2は(N+1)配線層に配置されたダミーパターンである。N配線層のダミーパターンDP1の中心点DO1の位置(中心点の位置は、配線層に対して垂直な方向からダミーパターンを見たときのものである。)と(N+1)配線層のダミーパターンDP2の中心点DO2の位置とが異なるようにダミーパターンDP1,DP2を配置する。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置及びパターン発生方法に関し、特に、多層配線を有する半導体装置におけるダミーの配線パターンの配置に関する。
【0002】
【従来の技術】
近年、半導体装置においては、半導体装置の高密度化及び高集積化に伴い、配線(金属配線)を層間絶縁膜によって分割して複数積層する多層配線構造が用いられている。多層配線構造を適用することで、配線面積が実質的に縮小されチップの増大化が防止されるとともに、配線長が短くなり動作速度の遅延が抑制される。
【0003】
多層配線を有する半導体装置を製造する際には、下層配線により生ずる凹凸を軽減し層間絶縁膜の表面を平坦化するために、層間絶縁膜及び配線を研磨して段差を抑制するCMP(Chemical Mechanical Polishing)工程が必須である。しかし、各層内にて配線に大きな疎密差がある(配線密度の分布が大きい)とStep Height(エロージョン)等が起こり、その後の工程に支障をきたして配線の断線不良等を招き配線の歩留まりに大きな影響を与える。
【0004】
この問題を解決する1つの方法として、レイアウト設計後に配線(配線データ)が存在しない領域にはダミーの配線パターンを発生させる方法がある(例えば、特許文献1参照。)。図14は、従来のダミーパターンの配置例を示す図であり、LSIの多層配線における複数の配線層のうち、任意の1層の一部を示している。図14において、WPA、WPBは配線(実パターン)であり、DPAはダミーパターンである。図14に示したように発生させたダミーパターンで製造する半導体装置にて定められた最低配線密度を保証することにより、半導体装置における配線の疎密差を軽減して層間絶縁膜の平坦性の改善を図っている。
【0005】
【特許文献1】
特開平5−343540号公報
【0006】
【発明が解決しようとする課題】
しかしながら、ダミーパターンを配置することにより容量が生じ、ダミーパターンは総配線容量に多大な影響を与えることが知られている。さらに、従来、ダミーパターンは、配線密度の均等化等を考慮してランダムに配置されるので、配置したダミーパターンにより生ずる容量を見積もることは困難である。そのため、ダミーパターンにより生じた容量誤差により回路遅延の見積もりを誤るおそれがある。
【0007】
本発明は、このような事情に鑑みてなされたものであり、半導体装置での配線密度を低下させることなく、配置するダミーパターンにより生じる容量を低減することができるようにすることを目的とする。
【0008】
【課題を解決するための手段】
本発明は、実パターンとダミーパターンとが配置された複数の配線層を有し、第(N+1)の配線層(Nは自然数)に配置されたダミーパターンの中心点の位置と、第Nの配線層に配置されたダミーパターンの中心点の位置又は実パターンの中心線上の位置の少なくとも一方とが異なる。
本発明の他の態様は、実パターンとダミーパターンとが配置された複数の配線層を有し、長方形の形状を有するダミーパターンを、実パターンが伸びる方向に対して所定の角度だけ回転して配置する。
【0009】
本発明によれば、半導体装置での配線密度を低下させることなく、ダミーパターンにより生ずる容量を減少させるように、異なる配線層のダミーパターン間の距離、ダミーパターンの重なり面積、及びダミーパタンにおける同じ配線層の配線に対向する辺の長さの少なくとも1つを改善することができるようになる。
【0010】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下に説明する各実施形態において図示するダミーパターンの配置例は、LSI等の半導体装置の多層配線における配線層の一部を示したものである。なお、以下の説明では、多層配線における複数の配線層にて下層側からN番目(Nは任意の自然数)の配線層を「N配線層」と称する。
【0011】
(第1の実施形態)
図1は、本発明の第1の実施形態を説明するためのダミーパターンの配置例を示す図である。
図1において、DP1はN配線層に配置されたダミーパターンであり、DP2は(N+1)配線層に配置されたダミーパターンである。図1に示すように、第1の実施形態では、N配線層のダミーパターンDP1の中心点DO1の位置(なお、中心点の位置は、配線層に対して垂直な方向からダミーパターンを見たときのものである。)と、(N+1)配線層のダミーパターンDP2の中心点DO2の位置とが異なるようにダミーパターンDP1、DP2が配置される。
ここで、中心点とは、例えばダミーパターンの配線層に対して垂直な方向から見たときの重心位置であり、正方形、長方形のダミーパターンの場合は対角線の交点とすることができる。
【0012】
図1に示したようにダミーパターンを配置する際のダミーパターン発生方法について説明する。
【0013】
まず、通常のレイアウト設計が完了したレイアウトデータ(LSIの設計データ、例えばGDSデータ等)を用いて、N配線層におけるダミーパターンDP1を発生領域枠内にダミー発生基準に従って発生させ配置する。ここで、発生領域枠は、ダミーパターンを発生させる領域として予め定めたチップ内の領域の外周であり、当該領域はチップの外縁部を除く領域である。ダミーパターンDP1は、発生する際の原点(以下、「発生原点」と称す。)に基づいて、ダミーパターンDP1が発生可能な領域に所定の間隔で配置される。
【0014】
次に、(N+1)配線層におけるダミーパターンDP2を発生領域枠内にダミー発生基準に従って発生させ配置する。ダミーパターンDP2に係るダミー発生基準は、N配線層のダミーパターンDP1の中心点DO1の位置と、ダミーパターンDP2の中心点DO2の位置とが必ずずれた配置にすることが含まれる。これは、ダミーパターンDP2の発生原点を、ダミーパターンDP1の発生原点と異なる位置にすることで可能である。これにより、ダミーパターンDP2は、中心点DO2の位置がダミーパターンDP1の中心点DO1の位置と異なるようにして、ダミーパターンDP2が発生可能な領域に所定の間隔で配置される。
【0015】
なお、上述した説明では、N配線層と(N+1)配線層との2つの配線層を一例として説明したが、ダミーパターンが発生されるすべての配線層について適用する。すなわち、多層配線を有する場合には、各配線層に配置されるダミーパターンは、その中心点の位置が配線層毎に互いに異なる位置になるように配置される。例えば、10層の配線層を有する場合には、1〜10配線層に配置されたダミーパターンの中心点の位置は1〜10配線層でずらされた配置になる。
【0016】
また、図1においては、ダミーパターンDP1、DP2の一例として正方形の形状を有するダミーパターンを示しているが、ダミーパターンDP1、DP2の形状は任意である。
【0017】
次に、第1の実施形態の原理を図2(A)、(B)に基づいて説明する。
図2(A)は、第1の実施形態を適用して配置されたダミーパターン及び配線(実パターン)の位置関係を模式的に示した断面図であり、図2(B)は、従来の方法で配置されたダミーパターン及び配線の位置関係を模式的に示した断面図である。
【0018】
図2(A)、(B)において、LN、L(N+4)は、N配線層、(N+4)配線層に配置された配線であり、L(N+1)、L(N+2)、L(N+3)は、(N+1)配線層、(N+2)配線層、(N+3)配線層に配置されたダミーパターンである。また、図2(A)、(B)において、各矢印はN配線層の配線LNからの電気力線PLである。
【0019】
図2(B)に示すように、中心点の位置が一致した状態で重なったダミーパターンL(N+1)、L(N+2)、L(N+3)の上下に配線LN、L(N+4)が配置されると、各配線層のダミーパターンL(N+1)、L(N+2)、L(N+3)と配線LN、L(N+4)との距離はすべて最短になる。そのため、電気力線は最短経路を取り、配線容量は最大になる。
【0020】
それに対して、第1の実施形態を適用すると図2(A)に示すように、各配線層のダミーパターンL(N+1)、L(N+2)、L(N+3)と配線LN、L(N+4)との距離は、図2(A)に示した従来と比較してそれぞれ長くなる。したがって、電荷の集中が避けられて分散することにより容量は従来と比較して減少する。
【0021】
以上、説明したように第1の実施形態によれば、ダミーパターンの中心点の位置が配線層毎に互いに異なるように各配線層のダミーパターンを配置することにより、配線密度を低下させることなく、異なる配線層のダミーパターン間の距離を従来と比較して長くし、ダミーパターンにより生じる容量を低減することができる。したがって、ダミーパターンにより生じる容量による影響を緩和することができ、LSI等の半導体装置の信頼性及び性能を向上させることができる。
【0022】
(第2の実施形態)
次に、本発明の第2の実施形態について説明する。
図3は、本発明の第2の実施形態を説明するためのダミーパターンの配置例を示す図である。図3において、WP1はN配線層に配置された配線(実パターン)であり、DP2は(N+1)配線層に配置されたダミーパターンである。図3に示すように、第2の実施形態では、ダミーパターンDP2の中心点DO2の位置が、配線WP1の中心線(配線WP1が伸びる方向における中心線)上に位置しないようにダミーパターンDP2が配置される。したがって、図3に示すダミーパターンDP2Xは、その中心点DO2Xが配線WP1の中心線上にあるので配置されない。
【0023】
図3に示したようにダミーパターンを配置する際のダミーパターン発生方法について説明する。
【0024】
通常のレイアウト設計が完了したレイアウトデータを用いて、(N+1)配線層におけるダミーパターンDP2を発生領域枠内にダミー発生基準に従って発生させ配置する。この際、ダミー発生基準として、配線WP1の中心線とダミーパターンDP2の中心点DO2の位置とを必ずずらすという基準を含ませる。これにより、ダミーパターンDP2は、中心点DO2の位置が配線WP1の中心線上にならないようにして、ダミーパターンDP2が発生可能な領域に所定の間隔で配置される。
【0025】
なお、上述した説明では、N配線層と(N+1)配線層との2つの配線層を一例として説明したが、第1の実施形態と同様にダミーパターンが発生されるすべての配線層について適用する。また、同様にダミーパターンDP2の形状は任意である。
【0026】
次に、第2の実施形態の原理を図4(A)、(B)に基づいて説明する。
図4(A)は、第2の実施形態を適用して配置されたダミーパターン及び配線の位置関係を模式的に示した断面図であり、図4(B)は、従来の方法で配置されたダミーパターン及び配線の位置関係を模式的に示した断面図である。LN、L(N+1)、L(N+2)、L(N+3)、PLは、図2と同様であるので説明は省略する。
【0027】
図4(B)に示すように、ダミーパターンL(N+1)、L(N+2)、L(N+3)の中心点が配線LNの中心線上に存在すると、ダミーパターンと配線との距離がすべて最短になるので、電気力線は最短経路を取り、配線容量は最大になる。それに対して、第2の実施形態では図4(A)に示すように、ダミーパターンと配線との距離がそれぞれ長くなり、従来と比較して容量が減少する。
【0028】
以上、説明したように第2の実施形態によれば、ダミーパターンの中心点の位置が、配線の中心線上と異なるように各配線層のダミーパターンを配置することにより、配線密度を低下させることなく、ダミーパターンにより生じる容量を低減することができる。
【0029】
(第3の実施形態)
次に、本発明の第3の実施形態について説明する。
LSI等の半導体装置における多層配線では、一般に、配線配置は直交配線である。直交配線は、配線が伸びる方向として配線層面内での水平(X)方向とそれに直交する垂直(Y)方向とを配線層により使い分けており、水平(X)方向、垂直(Y)方向を配線層毎に交互に繰り返す。つまり、1配線層での配線が伸びる方向を水平(X)方向にすると、2配線層では垂直(Y)方向にし、3配線層では水平(X)方向にする。
【0030】
図5は、本発明の第3の実施形態を説明するためのダミーパターンの配置例を示す図である。
図5において、WP1、WP2は、それぞれN配線層、(N+1)配線層に配置された配線(実パターン)である。DP1A、DP2Aは、それぞれN配線層、(N+1)配線層に配置されたダミーパターンであり、長方形の形状を有する。図5に示すように、第3の実施形態では、ダミーパターンDP1A、DP2Aの長辺方向が、同じ配線層の直交配線された配線WP1、WP2の伸びる方向と同じ方向になるようにダミーパターンDP1A、DP2Aが配置される。
【0031】
図5に示したようにダミーパターンを配置する際のダミーパターン発生方法について説明する。
レイアウト設計が完了したレイアウトデータを用いて、N配線層におけるダミーパターンDP1Aを発生領域枠内にダミー発生基準に従って発生させ配置する。この際、ダミーパターンDP1Aに係るダミー発生基準は、ダミーパターンDP1Aの形状を長方形にするとともに、長方形の長辺方向を配線WP1が伸びる方向(垂直(Y)方向)と同じ方向にすることが含まれる。これにより、ダミーパターンDP1Aは、長辺方向と配線WP1が伸びる方向とが同じ方向になるようにして、ダミーパターンDP1Aが発生可能な領域に所定の間隔で配置される。
【0032】
他の配線層においても、ダミーパターンの形状を長方形にするとともに、長方形の長辺方向を各配線層で定義された配線が伸びる方向と同じ方向にすることをダミー発生基準に含ませて、それに従いダミーパターンを発生させ配置する。
【0033】
次に、第3の実施形態の原理を図6に基づいて説明する。
図6は、第3の実施形態の原理を説明するための図であり、点線61内が第3の実施形態を適用した例を示しており、点線62内が従来例を示している。図6において、WP61はN配線層に配置された配線であり、DP61、DP62は(N+1)配線層に配置されたダミーパターンである。なお、ダミーパターンDP61、DP62のそれぞれの形状は、2W×(W/2)、W×Wであり、面積は等しい。
【0034】
第3の実施形態では、N配線層に配線が存在する場合には、異なる上下の(N−1)配線層、(N+1)配線層のいずれかのダミーパターンとは必ず直交する。このとき、N配線層の配線と隣接する配線層のダミーパターンとの重なり面積を縮小させることにより、当該ダミーパターンにより生じる容量は減少する。例えば、図6において重なり面積Dは、従来例(D=LW)と比較して1/2(D=LW/2)になり、容量は減少する。
【0035】
以上、説明したように第3の実施形態によれば、長方形の形状を有するダミーパターンの長辺方向が、同じ配線層の直交配線された配線の伸びる方向と同じ方向になるようにダミーパターンを配置することにより、配線密度を低下させることなく、配線と異なる配線層のダミーパターンとの重なり面積を従来と比較して縮小し、異なる配線層のダミーパターンにより生じる容量を低減することができる。
【0036】
さらに、図7に示すように上述した第1の実施形態と同様にして、ダミーパターンDP1A、DP2Aの中心点DO1A、DO2Aの位置が配線層毎に互いに異なるように各配線層のダミーパターンを配置するようにしても良い。
【0037】
図7は、本発明の第3の実施形態におけるダミーパターンの他の配置例を示す図である。N配線層、(N+1)配線層のダミーパターンDP1A、DP2Aの長辺方向が、同じ配線層であるN配線層、(N+1)配線層の配線WP1、WP2の伸びる方向と同じ方向になるとともに、ダミーパターンDP1A、DP2Aの中心点DO1A、DO2Aの位置が異なるようにようにダミーパターンDP1A、DP2Aが配置される。
【0038】
これは、上述した第3の実施形態におけるダミー発生基準に加え、ダミーパターンの中心点の位置を互いに異なるようにずらすことをダミー発生基準に含ませることで実現される。なお、ダミーパターンが発生されるすべての配線層について、そのダミー発生基準を適用する。
【0039】
図7に示したようにダミーパターンを配置することにより、上述した第3の実施形態での効果に加え、上述した第1の実施形態での効果を得ることができる。また、ダミーパターンの中心点の位置をずらす量を調整することで、異なる配線層のダミーパターンとの重なり面積をさらに縮小し、生じる容量をさらに低減することができる。
また、第3の実施形態に対して、上述した第2の実施形態を適用してもさらなる効果が得られる。
【0040】
(第4の実施形態)
次に、本発明の第4の実施形態について説明する。
上述した第3の実施形態では、長方形の形状を有するダミーパターンの長辺方向が、同じ配線層の配線の伸びる方向と同じ方向になるようにダミーパターンが配置される。以下に説明する第4の実施形態は、長方形の形状を有するダミーパターンの長辺方向が、同じ配線層の配線の伸びる方向に直交するようにダミーパターンを配置したものである。
【0041】
図8は、本発明の第4の実施形態を説明するためのダミーパターンの配置例を示す図である。
図8において、WP1、WP2は、それぞれN配線層、(N+1)配線層に配置された配線(実パターン)である。DP1B、DP2Bは、それぞれN配線層、(N+1)配線層に配置されたダミーパターンであり、長方形の形状を有する。図8に示すように、第4の実施形態では、ダミーパターンDP1B、DP2Bの長辺方向が、同じ配線層の直交配線された配線WP1、WP2の伸びる方向に直交するようにダミーパターンDP1B、DP2Bが配置される。
【0042】
なお、図8に示したようにダミーパターンを配置する際のダミーパターン発生方法については、ダミー発生基準にて長辺方向の向きを変えるだけで上述した第3の実施形態と同様であるので説明は省略する。
【0043】
次に、第4の実施形態の原理を図9に基づいて説明する。
図9は、第4の実施形態の原理を説明するための図であり、点線91内が第4の実施形態を適用した例を示しており、点線92内が従来例を示している。図9において、WP91は配線、DP91、DP92はダミーパターンであり、すべてN配線層に配置されている。なお、ダミーパターンDP91、DP92のそれぞれの形状は、2W×(W/2)、W×Wであり、面積は等しい。
【0044】
同一の配線層において、ダミーパターンの配線に対向する辺の長さを短くすることにより、ダミーパターンに生じる容量は減少する。第4の実施形態では、例えば図9に示すように同じ配線層内では、ダミーパターンにおける配線に対向する辺の長さが従来例(W)と比較して1/2(W/2)になり、容量は減少する。
【0045】
以上、説明したように第4の実施形態によれば、長方形の形状を有するダミーパターンの長辺方向が、同じ配線層の直交配線された配線の伸びる方向に直交するようにダミーパターンを配置する。これにより、配線密度を低下させることなく、配線と、これと同じ配線層のダミーパターンにより生じる容量を低減することができる。
【0046】
さらに、図10に示すように、ダミーパターンDP1B、DP2Bの中心点DO1B、DO2Bの位置が配線層毎に互いに異なるように各配線層のダミーパターンを配置するようにしても良く、上述した第4の実施形態での効果に加え、上述した第1の実施形態での効果を得ることができる。また、ダミーパターンの中心点の位置をずらす量を調整することで、さらにダミーパターンにより生じる容量を低減することができる。
【0047】
(第5の実施形態)
次に、本発明の第5の実施形態について説明する。
図11は、本発明の第5の実施形態を説明するためのダミーパターンの配置例を示す図である。
図11において、WP1及びDP1Cは、それぞれN配線層に配置された配線(実パターン)、及び長方形の形状を有するダミーパターンである。図11に示すように、第5の実施形態では、長方形の形状を有するダミーパターンDP1Cが、同じ配線層の配線WP1の伸びる方向に対して斜めに配置されるように、ダミーパターンDP1Cが所定の角度だけ回転させて配置される。
【0048】
なお、図11に示したようにダミーパターンを配置する際のダミーパターン発生方法については、ダミー発生基準にてダミーパターンを所定の角度だけ回転させて配置するように変えるだけで上述した第3及び第4の実施形態と同様であるので説明は省略する。
【0049】
なお、図12に示すように、ダミーパターンが発生されるすべての配線層について異なる配線層、例えばN配線層、(N+1)配線層に配置されるダミーパターンDP1C、DP2Cの中心点DO1C、DO2Cの位置を配線層毎に互いに異なるように、各配線層のダミーパターンを配置するようにしても良い。
【0050】
また、図13に示すように、ダミーパターンが発生されるすべての配線層について隣接する配線層、例えばN配線層、(N+1)配線層に配置されるダミーパターンDP1C、DP2Dが直交するように、隣接する配線層のダミーパターンに対して90度回転させて各配線層のダミーパターンを配置するようにしても良い。このとき、(N−1)配線層、(N+1)配線層に配置されるダミーパターンは同じ斜め方向になる。
ここで、図12、図13において、WP1、WP2は、それぞれN配線層、(N+1)配線層に配置される配線である。
【0051】
以上、説明したように第5の実施形態によれば、長方形の形状を有するダミーパターンを、同じ配線層の配線の伸びる方向に対して所定の角度だけ回転させて斜めに配置する。これにより、同じ配線層の配線とダミーパターンとの距離が長くなるので、配線密度を低下させることなく、ダミーパターンにより生じる容量を低減することができる。
【0052】
さらに、ダミーパターンの中心点の位置を配線層毎に互いに異なるようにして各配線層のダミーパターンを配置することで、上述した第1の実施形態での効果を得ることができる。また、隣接する配線層における長方形の形状を有するダミーパターンが直交するようにダミーパターンを配置することで、異なる配線層のダミーパターンにより生じる容量を低減することができる。
【0053】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【0054】
(付記1)実パターンとダミーパターンとが配置された複数の配線層を有し、
上記第(N+1)の配線層(Nは自然数)に配置されたダミーパターンの中心点の位置が、上記第Nの配線層に配置されたダミーパターンの中心点の位置又は実パターンの中心線上の位置の少なくとも一方とは異なることを特徴とする半導体装置。
(付記2)上記複数の配線層におけるダミーパターンの中心点の位置が、配線層毎に互いに異なることを特徴とする付記1に記載の半導体装置。
(付記3)実パターンとダミーパターンとが配置された複数の配線層を有し、
上記ダミーパターンは、長方形の形状を有するとともに、上記実パターンが伸びる方向に対して所定の角度だけ回転して配置されていることを特徴とする半導体装置。
(付記4)上記ダミーパターンの長辺方向と直交配線された上記実パターンが伸びる方向とが同じ方向であることを特徴とする付記3に記載の半導体装置。
(付記5)上記ダミーパターンの長辺方向と上記実パターンが伸びる方向とが直交していることを特徴とする付記3に記載の半導体装置。
(付記6)上記実パターンは直交配線されていることを特徴とする付記5に記載の半導体装置。
(付記7)上記複数の配線層におけるダミーパターンの中心点の位置が、配線層毎に互いに異なることを特徴とする付記3に記載の半導体装置。
(付記8)上記複数の配線層におけるダミーパターンの中心点の位置が配線層毎に互いに異なるとともに、上記配線層が異なるダミーパターンの長辺方向が平行であることを特徴とする付記3に記載の半導体装置。
(付記9)上記隣接した配線層におけるダミーパターンの長辺方向が直交することを特徴とする付記3に記載の半導体装置。
(付記10)第Nの配線層(Nは自然数)に配置したダミーパターンの中心点の位置又は実パターンの中心線上の位置の少なくとも一方と、第(N+1)の配線層のダミーパターンの中心点の位置とを異ならせて当該ダミーパターンを上記第(N+1)の配線層に配置することを特徴とする半導体装置のパターン発生方法。
(付記11)第1〜第Nの配線層(Nは自然数)に配置したダミーパターンの中心点の位置と、第(N+1)の配線層のダミーパターンの中心点の位置とを異ならせて当該ダミーパターンを上記第(N+1)の配線層に配置することを特徴とする半導体装置のパターン発生方法。
(付記12)長方形の形状を有するダミーパターンを、実パターンが伸びる方向に対して所定の角度だけ回転させて、当該実パターンが配置された配線層に配置することを特徴とする半導体装置のパターン発生方法。
(付記13)上記ダミーパターンの長辺方向と直交配線された上記実パターンが伸びる方向とを同じ方向にし、上記ダミーパターンを配置することを特徴とする付記12に記載の半導体装置のパターン発生方法。
(付記14)上記ダミーパターンの長辺方向と直交配線された上記実パターンが伸びる方向とを直交させ、上記ダミーパターンを配置することを特徴とする付記12に記載の半導体装置のパターン発生方法。
(付記15)隣接する配線層における上記ダミーパターンの長辺方向が直交するように上記ダミーパターンを配置することを特徴とする付記12に記載の半導体装置のパターン発生方法。
【0055】
【発明の効果】
以上、説明したように本発明によれば、ダミーパターンを実パターン又は他の配線層のダミーパターンに応じて適切に配置することにより、配線密度を低下させることなく、異なる配線層のダミーパターン間の距離、ダミーパターンの重なり面積、及びダミーパタンにおける同じ配線層の配線に対向する辺の長さの少なくとも1つを改善し、ダミーパターンにより生ずる容量を低減させることができる。したがって、ダミーパターンにより生ずる容量による影響を緩和するとともに、ダミーパターンを含めた総配線容量を低減して、LSI等の半導体装置の信頼性及び性能を向上させることができる。
【図面の簡単な説明】
【図1】第1の実施形態におけるダミーパターンの配置例を示す図である。
【図2】第1の実施形態の原理を説明するための図である。
【図3】第2の実施形態におけるダミーパターンの配置例を示す図である。
【図4】第2の実施形態の原理を説明するための図である。
【図5】第3の実施形態におけるダミーパターンの配置例を示す図である。
【図6】第3の実施形態の原理を説明するための図である。
【図7】第3の実施形態におけるダミーパターンの他の配置例を示す図である。
【図8】第4の実施形態におけるダミーパターンの配置例を示す図である。
【図9】第4の実施形態の原理を説明するための図である。
【図10】第4の実施形態におけるダミーパターンの他の配置例を示す図である。
【図11】第5の実施形態におけるダミーパターンの配置例を示す図である。
【図12】第5の実施形態におけるダミーパターンの他の配置例を示す図である。
【図13】第5の実施形態におけるダミーパターンの他の配置例を示す図である。
【図14】従来のダミーパターンの配置例を示す図である。
【符号の説明】
WP1 配線(N配線層)
WP2 配線(N+1配線層)
DP1、DP1A、DP1B、DP1C ダミー配線(N配線層)
DP2、DP2A、DP2B、DP2C、DP2D ダミー配線(N+1配線層)

Claims (10)

  1. 実パターンとダミーパターンとが配置された複数の配線層を有し、
    上記第(N+1)の配線層(Nは自然数)に配置されたダミーパターンの中心点の位置が、上記第Nの配線層に配置されたダミーパターンの中心点の位置又は実パターンの中心線上の位置の少なくとも一方とは異なることを特徴とする半導体装置。
  2. 上記複数の配線層におけるダミーパターンの中心点の位置が、配線層毎に互いに異なることを特徴とする請求項1に記載の半導体装置。
  3. 実パターンとダミーパターンとが配置された複数の配線層を有し、
    上記ダミーパターンは、長方形の形状を有するとともに、上記実パターンが伸びる方向に対して所定の角度だけ回転して配置されていることを特徴とする半導体装置。
  4. 上記ダミーパターンの長辺方向と直交配線された上記実パターンが伸びる方向とが同じ方向であることを特徴とする請求項3に記載の半導体装置。
  5. 上記ダミーパターンの長辺方向と上記実パターンが伸びる方向とが直交していることを特徴とする請求項3に記載の半導体装置。
  6. 上記複数の配線層におけるダミーパターンの中心点の位置が、配線層毎に互いに異なることを特徴とする請求項3〜5の何れか1項に記載の半導体装置。
  7. 上記隣接した配線層におけるダミーパターンの長辺方向が直交することを特徴とする請求項3に記載の半導体装置。
  8. 第Nの配線層(Nは自然数)に配置したダミーパターンの中心点の位置又は実パターンの中心線上の位置の少なくとも一方と、第(N+1)の配線層のダミーパターンの中心点の位置とを異ならせて当該ダミーパターンを上記第(N+1)の配線層に配置することを特徴とする半導体装置のパターン発生方法。
  9. 第1〜第Nの配線層(Nは自然数)に配置したダミーパターンの中心点の位置と、第(N+1)の配線層のダミーパターンの中心点の位置とを異ならせて当該ダミーパターンを上記第(N+1)の配線層に配置することを特徴とする半導体装置のパターン発生方法。
  10. 長方形の形状を有するダミーパターンを、実パターンが伸びる方向に対して所定の角度だけ回転させて、当該実パターンが配置された配線層に配置することを特徴とする半導体装置のパターン発生方法。
JP2003088316A 2003-03-27 2003-03-27 半導体装置及びパターン発生方法 Pending JP2004296864A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2003088316A JP2004296864A (ja) 2003-03-27 2003-03-27 半導体装置及びパターン発生方法
US10/786,027 US20040188849A1 (en) 2003-03-27 2004-02-26 Semiconductor device and pattern generating method
US11/797,200 US20070200245A1 (en) 2003-03-27 2007-05-01 Semiconductor device and pattern generating method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003088316A JP2004296864A (ja) 2003-03-27 2003-03-27 半導体装置及びパターン発生方法

Publications (1)

Publication Number Publication Date
JP2004296864A true JP2004296864A (ja) 2004-10-21

Family

ID=32985207

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003088316A Pending JP2004296864A (ja) 2003-03-27 2003-03-27 半導体装置及びパターン発生方法

Country Status (2)

Country Link
US (2) US20040188849A1 (ja)
JP (1) JP2004296864A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006095655A1 (ja) * 2005-03-11 2006-09-14 Matsushita Electric Industrial Co., Ltd. 半導体集積回路
WO2012160736A1 (ja) * 2011-05-20 2012-11-29 パナソニック株式会社 半導体装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7701034B2 (en) * 2005-01-21 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy patterns in integrated circuit fabrication
JP6798318B2 (ja) * 2017-01-05 2020-12-09 富士通株式会社 設計支援装置、設計支援方法、および設計支援プログラム
US11334703B2 (en) * 2017-06-29 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit layouts with fill feature shapes
CN115377056A (zh) * 2021-05-19 2022-11-22 长鑫存储技术有限公司 半导体结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3366471B2 (ja) * 1994-12-26 2003-01-14 富士通株式会社 半導体装置及びその製造方法
US5854125A (en) * 1997-02-24 1998-12-29 Vlsi Technology, Inc. Dummy fill patterns to improve interconnect planarity
US6940108B2 (en) * 2002-12-05 2005-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Slot design for metal interconnects

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006095655A1 (ja) * 2005-03-11 2006-09-14 Matsushita Electric Industrial Co., Ltd. 半導体集積回路
US7541625B2 (en) 2005-03-11 2009-06-02 Panasonic Corporation Semiconductor integrated circuit
WO2012160736A1 (ja) * 2011-05-20 2012-11-29 パナソニック株式会社 半導体装置
US9305863B2 (en) 2011-05-20 2016-04-05 Panasonic Corporation Semiconductor device

Also Published As

Publication number Publication date
US20070200245A1 (en) 2007-08-30
US20040188849A1 (en) 2004-09-30

Similar Documents

Publication Publication Date Title
JP4136684B2 (ja) 半導体装置及びそのダミーパターンの配置方法
JP4642908B2 (ja) 半導体集積回路装置
JP2010219332A (ja) 多層配線層の電源配線構造およびその製造方法
JPH09162279A (ja) 半導体集積回路装置およびその製造方法
JP2010267933A (ja) ダミーパターンの配置方法及びダミーパターンを備えた半導体装置
JP2011134893A (ja) 半導体装置
JPWO2006095655A1 (ja) 半導体集積回路
JPH0684912A (ja) 半導体装置
US20070200245A1 (en) Semiconductor device and pattern generating method
US8239809B2 (en) 3-dimensional integrated circuit designing method
JP2005044856A (ja) 半導体集積回路装置
JP2007250754A (ja) 三次元集積回路設計装置および三次元集積回路設計方法
JP2005057003A (ja) 半導体集積回路装置
US20060223304A1 (en) Semiconductor device and pattern generating method
JP2009169366A (ja) レチクル、配線およびビアのレイアウト方法、および半導体装置の製造方法
JP2009252806A (ja) 半導体装置及びそのレイアウト方法
JP7434118B2 (ja) 半導体装置
US11062984B2 (en) Methods for forming semiconductor devices
JP2008277731A (ja) 半導体素子及びその製造方法
JP2007129018A (ja) 半導体装置
JP2012146845A (ja) ダミーパターンの設計方法
JP2007087989A (ja) 半導体集積回路装置
JP2762844B2 (ja) 半導体装置
JP2011071541A (ja) 半導体集積回路装置
JP2007180098A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040726

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050815

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071009

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080226