JP2008277731A - 半導体素子及びその製造方法 - Google Patents

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ヒー リー、サン
Gab Hwan Cho
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Abstract

【課題】実施例は、パターンの均一性を確保することができる半導体素子及びその製造方法を提供する。
【解決手段】実施例による半導体素子は、第１距離（spacing）を置いて形成された複数の第１ダミーパターンらを含む第１群のダミーパターンと、及び前記第１距離を置いて形成された複数の第２ダミーパターンらを含みながら、前記第１群のダミーパターンから第２距離に形成された第２群のダミーパターンと、を含むことを特徴とする。
【選択図】図１

Description

実施例は、半導体素子及びその製造方法に関する。
半導体素子は、一般に多層構造をなしているし、このような多層構造の各層はスパッタリング、化学気相蒸着などの方法によって形成されて、リソグラフィ工程を経てパターニングされる。
ところが、半導体素子の基板上でのパターンの大きさ、パターン密度などの差によって多くの問題が発生する場合があって、ダミーパターン（Dummy Pattern）をメインパターン（Main Pattern）と共に形成する技術が発展して来た。
実施例は、パターンの均一性を確保することができる半導体素子及びその製造方法を提供する。
また、実施例は、新しい形態の模様を有したダミーパターン（Dummy Pattern）が形成された半導体素子及びその製造方法を提供する。
また、実施例は、設計工程及び製造工程を単純化することができるダミーパターンを含む半導体素子及びその製造方法を提供する。
実施例による半導体素子は、第１距離（spacing）を置いて形成された複数の第１ダミーパターンらを含む第１群のダミーパターンと、及び前記第１距離を置いて形成された複数の第２ダミーパターンらを含みながら、前記第１群のダミーパターンから第２距離に形成された第２群のダミーパターンと、を含むことを特徴とする。
また、実施例による半導体素子は、第１距離（spacing）を置いて形成された複数の第１ダミーパターンらを含む第１群のダミーパターンと、前記第１距離を置いて形成された複数の第２ダミーパターンらを含みながら、前記第１群のダミーパターンから第２距離に形成された第２群のダミーパターンと、及び前記第１群のダミーパターンと前記第２群のダミーパターンから前記第１距離以上の距離に形成されたメインパターンと、を含むことを特徴とする。
また、実施例による半導体素子は、第１距離（spacing）を置いて形成された複数の第１ダミーパターンと、該第１ダミーパターンから第５距離に形成された第５ダミーパターンとを含む第１群のダミーパターンと、及び前記第１距離を置いて形成された複数の第２ダミーパターンらと前記第２ダミーパターンから第５距離に形成された第６ダミーパターンを含みながら、前記第１群のダミーパターンから第２距離に形成された第２群のダミーパターンと、を含むことを特徴とする。
また、実施例による半導体素子は、基板上に形成されたメインパターンと、該メインパターンが形成された領域以外の領域に同じ大きさで形成された複数のダミーパターンと、及び前記メインパターンと前記ダミーパターン上に形成された層間絶縁層と、を含むことを特徴とする。
また、実施例による半導体素子の製造方法は、基板上にメインパターンを形成する段階と、該メインパターンが形成された領域以外の領域に同じ大きさで複数のダミーパターンを形成する段階と、及び前記メインパターンと前記ダミーパターン上に層間絶縁層を形成する段階と、を含むことを特徴とする。
また、実施例による半導体素子は、少なくとも一辺の長さが残り辺の長さと違う多角形の第１ダミーパターンと、及び前記第１ダミーパターンの同じ大きさを有しながら前記第１ダミーパターンから所定の距離に形成された多角形の第２ダミーパターンと、を含むことを特徴とする。
以下、実施例によるイメージセンサ及びその製造方法を添付された図面を参照して説明する。
実施例の説明において、各層の“上/下（on/under）”に形成されることで記載する場合において、上/下（on/under）は直接（directly）とまたは他の層を介して（indirectly）形成されることをすべて含む。
（第１実施例）
図１ないし図４は第１実施例による半導体素子のダミーパターンらの例の平面図である。
第１実施例は、第１距離（spacing）Ａを置いて形成された複数の第１ダミーパターン１２２らを含む第１群のダミーパターン１２０及び前記第１距離Ａを置いて形成された複数の第２ダミーパターン１３２らを含みながら、前記第１群のダミーパターン１２０から第２距離Ｂに形成された第２群のダミーパターン１３０を含むことを特徴とする。
図１は、第１群のダミーパターン１２０と前記第２群のダミーパターン１３０がそれぞれ２個ずつ形成された例であり、実施例がこれに限定されるものではない。
第１実施例で前記第１ダミーパターン１２２の間の第１距離Ａは半導体製造工程上パターンの間の最小間隔（Minimum Spacing）以上の距離であることができる。
第１実施例での前記第１群のダミーパターン１２０と前記第２群のダミーパターン１３０はアクティブレイヤー（Active layer）パターン、メタルパターン（Metal pattern）、ポリレイヤー（Poly Layer）パターンなどのように同じ機能をするレイヤー（layer）パターンであることができる。
例えば、前記第１ダミーパターン１２２及び前記第２ダミーパターン１３２らは、アクティブレイヤー（Active layer）パターンであることができるが、これに限定されるものではない。
第１実施例で前記第１ダミーパターン１２２らは２ｎ個（但し、ｎは１以上の整数）で形成されることができる。
例えば、前記第１ダミーパターン１２２らは２個で形成されることができるが、これに限定されるものではない。
第１実施例で、前記第１ダミーパターン１２２と前記第２ダミーパターン１３２らは同じ模様、例えば正四角形で形成されることができるが、これに限定されるものではない。
また、第１実施例で前記第１ダミーパターン１２２と前記第２ダミーパターン１３２は同じ模様を有することができる。前記ダミーパターンらが同じ模様を有することで、ダミーパターンのデザインと半導体製造工程の迅速正確性をはかることができ、ひいてはパターンの均一性とパターン密度の極大化をはかることができる。
また、第１実施例で前記第１ダミーパターン１２２と前記第２ダミーパターン１３２は同じ大きさを有することができる。前記ダミーパターンらが同じ模様に同じ大きさを有する場合、ダミーパターンのデザインと半導体製造工程の迅速正確性をはかることができ、ひいてはパターンの均一性とパターン密度の極大化をはかることができる。
前記ダミーパターンらが同じ模様と同じ大きさを有することで、ダミーパターンのデザインと半導体製造工程の迅速正確性をはかることができ、ひいてはパターンの均一性とパターン密度の極大化をはかることができる。
また、第１実施例で第１ダミーパターン１２２らの個数と前記第２ダミーパターン１３２らの個数が図１のように同じであるか、図２のようにお互いに違うことができる。
この時、図２を基準に説明すると、第１実施例で前記第１ダミーパターン１２２は多角形であることができる。
例えば、前記第１ダミーパターン１２２は正四角形であることができるが、これに限定されるものではない。
前記第１ダミーパターン１２２は正四角形である場合には、前記第１距離Ａが前記第１ダミーパターン１２２の幅（Width）Ｘの１/１６ないし３/４になることで、パターンの密度を高めることができる。
例えば、前記第１ダミーパターン１２２の間の第１距離Ａが前記第１ダミーパターン１２２の幅（Width）Ｘの１/２であることができるが、これに限定されるものではない。
前記第１ダミーパターン１２２の幅（Width）Ｘは半導体製造工程上パターンの最小線幅（Minimum Width）または最小大きさ（Minimum Width）以上であることができる。
第１実施例で前記第２距離Ｂは、前記第１距離Ａと違うことができる。もちろん、前記第２距離Ｂが前記第１距離Ａと同じであることがある。
第１実施例で、前記第２距離Ｂは前記第１距離Ａと違う場合、前記第２距離Ｂは前記第１距離Ａより遠いか、または近いことがある。
第１実施例で、前記第２距離Ｂが前記第１距離Ａより遠い場合、前記第２距離Ｂは前記第１距離Ａの１倍ないし１０倍になることができる。例えば、前記第２距離Ｂは前記第１距離Ａの３倍であることができるが、これに限定されるものではない。
次に、図３は第１実施例で第１ダミーパターン１２２と第２ダミーパターン１３２との個数が同じでありながら、それぞれ４個で形成される例である。図３の例のようにダミーパターンらが配置されることで、同じ模様と同じ大きさのダミーパターンのパターン密度が高くなることができる。
次に、図４は第１実施例でダミーパターン模様のまた他の場合である。
図４で示す第１実施例は、第１距離（spacing）Ａを置いて形成された複数の第１ダミーパターン２２２らを含む第１群のダミーパターン２２０及び前記第１距離Ａを置いて形成された複数の第２ダミーパターン２３２らを含みながら、前記第１群のダミーパターン２２０から第２距離Ｂに形成された第２群のダミーパターン２３０を含むことを特徴とする。
図４は、第１実施例で第１ダミーパターン２２２と第２ダミーパターン２３２の模様と大きさがそれぞれ長方形で同じ場合の例である。
このような第１実施例による半導体素子によると、同じ模様と同じ大きさを有したダミーパターンらを形成することでパターンの均一性をなすことができる。
また、第１実施例によると、パターンの均一性確保によって各パターンのＣＤ（Critical Diameter）の一定化を得ることができる。
また、第１実施例によると同じ模様と同じ大きさを有する新しい形態の模様を有したダミーパターンが形成された半導体素子を提供することができる。
（第２実施例）
図５は、第２実施例による半導体素子の平面図であり、図６は図５のＩ−Ｉ線による断面図である。
第２実施例による半導体素子３００は第１距離（spacing）Ａを置いて形成された複数の第１ダミーパターン３２２らを含む第１群のダミーパターン３２０と、前記第１距離Ａを置いて形成された複数の第２ダミーパターン３３２らを含みながら、前記第１群のダミーパターン３２０から第２距離Ｂに形成された第２群のダミーパターン３３０と、及び前記第１群のダミーパターン３２０から前記第１距離Ａ以上の距離に形成されたメインパターン５１０と、を含むことを特徴とする。
第２実施例は図６のように基板５０上に形成されたメインパターン５１０とダミーパターン３２０、３３０上には層間絶縁層６００のパターンが形成されることができる。
第２実施例は、前記第１実施例の技術的な特徴を採用することができる。
第２実施例の半導体素子３００で前記第１群のダミーパターン３２０と第２群のダミーパターン３３０と同じ機能をするレイヤー（layer）パターンであることができる。
例えば、前記第１群のダミーパターン３２０と第２群のダミーパターン３３０は、アクティブレイヤー（Active layer）パターンであることができるが、これに限定されるものではない。
第２実施例で前記第１ダミーパターン３２２らは２ｎ個（但し、ｎは１以上の整数）で形成されることができる。例えば、前記第１ダミーパターン３２２らは２個で形成されることができるが、これに限定されるものではない。
第２実施例で、前記第１ダミーパターン３２２と前記第２ダミーパターン３３２らは同じ模様、例えば正四角形で形成されることができるが、これに限定されるものではない。
また、第２実施例で前記第１ダミーパターン３２２と前記第２ダミーパターン３３２は同じ模様を有することができる。前記ダミーパターンらが同じ模様を有することで、ダミーパターンのデザインと半導体製造工程の迅速正確性をはかることができ、ひいてはパターンの均一性とパターン密度の極大化をはかることができる。
また、第２実施例で前記第１ダミーパターン３２２と前記第２ダミーパターン３３２とは、同じ大きさを有することができる。前記ダミーパターンらが同じ模様に同じ大きさを有する場合ダミーパターンのデザインと半導体製造工程の迅速正確性をはかることができ、ひいてはパターンの均一性とパターン密度の極大化をはかることができる。
前記ダミーパターンらが同じ模様と同じ大きさを有することで、ダミーパターンのデザインと半導体製造工程の迅速正確性をはかることができ、ひいてはパターンの均一性とパターン密度の極大化をはかることができる。
また、第２実施例で第１ダミーパターン３２２らの個数と前記第２ダミーパターン３３２らの個数が同じであるか、またはお互いに違うことができる。
この時、第２実施例で前記第１ダミーパターン３２２は多角形であることができる。例えば、前記第１ダミーパターン３２２は正四角形であることができるが、これに限定されるものではない。
前記第１ダミーパターン３２２は正四角形である場合には前記第１距離Ａが前記第１ダミーパターン３２２の幅（Width）の１/１６ないし３/４になることで、パターンの密度を高めることができる。
第２実施例で前記第２距離Ｂは、前記第１距離Ａと違うことができる。もちろん、前記第２距離Ｂが前記第１距離Ａと同じであることができる。
第２実施例で前記第２距離Ｂが前記第１距離Ａより遠い場合、前記第２距離Ｂは前記第１距離Ａの１倍ないし１０倍になることができる。例えば、前記第２距離Ｂは前記第１距離Ａの３倍であることができるが、これに限定されるものではない。
このような第２実施例による半導体素子によると、同じ模様と同じ大きさを有したダミーパターンらを形成することでパターンの均一性をなすことができる。
また、第２実施例によるとパターンの均一性確保によって各パターンのＣＤ（Critical Diameter）の一定化を得ることができる。
また、第２実施例によると、同じ模様と同じ大きさを有する新しい形態の模様を有したダミーパターンが形成された半導体素子を提供することができる。
一方、第２実施例による半導体素子３００は、前記第１群のダミーパターン３２０及び第２群のダミーパターン３３０と共にメインパターン５１０を共に形成することもできる。
このようにダミーパターンとメインパターンを同時に形成することで、データ量の減縮と半導体製造工程の迅速及び正確性を向上させることができる。
（第３実施例）
図７は、第３実施例による半導体素子４００のまた他の平面図である。
第３実施例による半導体素子４００は、第１距離（spacing）Ａを置いて形成された複数の第１ダミーパターン４２２らを含む第１群のダミーパターン４２０と、前記第１距離Ａを置いて形成された複数の第２ダミーパターン４３２らを含んで、前記第１距離Ａより長い第２距離Ｂを置いて前記第１群のダミーパターン４２０の一側に形成された第２群のダミーパターン４３０を含むことができる。
第３実施例は、図７のように前記第１群のダミーパターン４２０と前記第２群のダミーパターン４３０との間に形成された第３ダミーパターン４５０をさらに含むことができる。
前記第１群のダミーパターン４２０、前記第２群のダミーパターン４３０と前記第３ダミーパターン４５０との間の距離Ｄは最小線幅以上であることができる。
第３実施例は、前記第２実施例の技術的な特徴を採用することができる。
第３実施例の半導体素子４００で前記第１群のダミーパターン４２０と第２群のダミーパターン４３０は同じ機能をするレイヤー（layer）パターンであることができる。
例えば、前記第１群のダミーパターン４２０と第２群のダミーパターン４３０はアクティブレイヤー（Active layer）パターンであり、前記第３ダミーパターン４５０はポリレイヤー（Poly layer）パターンであることができるが、これに限定されるものではない。
第３実施例による半導体素子４００は、前記第１群のダミーパターン４２０及び第２群のダミーパターン４３０と共に第３ダミーパターン４５０及びメインパターン（図示せず）が共に形成されることができる。
このように同じ模様と大きさを有したダミーパターンとメインパターンを同時に形成することで、データ量の減縮と半導体製造工程の迅速及び正確性を向上させることができる。
（第４実施例）
図８は、第４実施例による半導体素子６１０の平面図である。
第４実施例は、第１距離（spacing）Ａを置いて形成された複数の第１ダミーパターン６２２と前記第１ダミーパターン６２２から第５距離Ｅに形成された第５ダミーパターン６２５を含む第１群のダミーパターン６２０及び第１距離Ａを置いて形成された複数の第２ダミーパターン６３２らと前記第２ダミーパターン６３２から第５距離Ｅに形成された第６ダミーパターン６３５を含みながら、前記第１群のダミーパターン６２０から第２距離Ｂに形成された第２群のダミーパターン６３０を含むことを特徴とする。
図８は、第１群のダミーパターン６２０と前記第２群のダミーパターン６３０がそれぞれ４個ずつ形成された例であり、実施例がこれに限定されるものではない。
第４実施例は、第１群のダミーパターン６２０を構成するダミーパターンらがお互いに違う距離に位置した点に特徴がある。これは第２群のダミーパターン６３０も同じである。
すなわち、第４実施例で第１群のダミーパターン６２０は、第１距離（spacing）Ａを置いて形成された複数の第１ダミーパターン６２２と前記第１ダミーパターン６２２から第５距離Ｅに形成された第５ダミーパターン６２５を含むことができる。
前記第１ダミーパターン６２２の間の第１距離Ａと第１ダミーパターン６２２から第５ダミーパターン６２５までの第５距離Ｅは半導体製造工程上パターンの間の最小間隔（Minimum Spacing）以上の距離であることができる。
この時、第４実施例で前記第１距離Ａが前記第５距離Ｅに比べて長くすることができるが、これに限定されるものではない。すなわち、前記第１距離Ａが前記第５距離Ｅに比べて短いこともある。
第４実施例は、前記第１実施例ないし第３実施例の技術的な特徴を採用することができる。
すなわち、第４実施例で前記第１群のダミーパターン６２０と前記第２群のダミーパターン６３０はアクティブレイヤー（Active layer）パターン、メタルパターン（Metal pattern）、ポリレイヤー（Poly Layer）パターンなどのように同じ機能をするレイヤー（layer）パターンであることができる。
第４実施例で、前記第１ダミーパターン１２２らは２ｎ個（但し、ｎは１以上の整数）で形成されることができる。
第４実施例で、前記第１ダミーパターン６２２、第５ダミーパターン６２５、第２ダミーパターン６３２、第６ダミーパターン６３５らは同じ模様、例えば直四角形で形成されることができるが、これに限定されるものではない。
また、第４実施例で前記第１ダミーパターン６２２、第５ダミーパターン６２５、第２ダミーパターン６３２、第６ダミーパターン６３５らは同じ大きさを有することができる。前記ダミーパターンらが同じ模様に同じ大きさを有する場合ダミーパターンのデザインと半導体製造工程の迅速正確性をはかることができ、ひいてはパターンの均一性とパターン密度の極大化をはかることができる。
前記第１ダミーパターン６２２は長方形である場合、前記第１ダミーパターン６２２の横の幅Ｘと縦の幅Ｙはお互いに違って、横の幅Ｘが縦の幅Ｙより長いか、または短いことがある。
前記第１ダミーパターン６２２の幅（Width）は、半導体製造工程上パターンの最小線幅（Minimum Width）または最小大きさ（Minimum Width）以上であることがある。
（第５実施例）
図９は、第５実施例による半導体素子７００の平面図である。
第５実施例による半導体素子は、基板５０上に形成されたメインパターン７１０と、該メインパターン７１０が形成された領域以外の領域に相互間に同じ大きさで形成された複数のダミーパターン７２０と、及び前記メインパターンと前記ダミーパターン上に形成された層間絶縁層６００と、を含むことを特徴とする。
第５実施例による半導体素子は、前記第１実施例ないし第４実施例の特徴を採用することができる。
例えば、第５実施例による半導体素子で前記ダミーパターンは、第１距離（spacing）を置いて形成された複数の第１ダミーパターン７２２らを含む第１群のダミーパターン７２０及び前記第１距離を置いて形成された複数の第２ダミーパターン７３２らを含みながら、前記第１群のダミーパターンから第２距離に形成された第２群のダミーパターンを含むことができる。
この時、第５実施例による半導体素子で前記第１ダミーパターン７２２と前記第２ダミーパターン７３２は同じ模様を有することができる。
また、第５実施例による半導体素子で前記ダミーパターンは、第１距離（spacing）を置いて形成された複数の第１ダミーパターンと該第１ダミーパターンから第５距離に形成された第５ダミーパターン（図示せず）を含む第１群のダミーパターン及び前記第１距離を置いて形成された複数の第２ダミーパターンらと前記第２ダミーパターンから第５距離に形成された第６ダミーパターンを含みながら、前記第１群のダミーパターンから第２距離に形成された第２群のダミーパターンを含むことができる。
この時、前記第１距離と前記第５距離はお互いに違うことができる。
第５実施例による半導体素子の製造方法は、基板上にメインパターンを形成する段階と、前記メインパターンが形成された領域以外の領域に相互間に同じ大きさで複数のダミーパターンを形成する段階と、及び前記メインパターンと前記ダミーパターン上に層間絶縁層を形成する段階と、を含むことができる。
第５実施例による半導体素子の製造方法は、前記第１実施例ないし第４実施例の製造方法上の特徴を採用することができる。
例えば、前記ダミーパターンを形成する段階は、第１距離（spacing）を置いた複数の第１ダミーパターンらを含む第１群のダミーパターンを形成する段階と、及び前記第１距離を置いた複数の第２ダミーパターンらを含みながら、前記第１群のダミーパターンから第２距離に第２群のダミーパターンを形成する段階と、を含むことができる。
また、例えば、前記ダミーパターンを形成する段階は、第１距離（spacing）を置いた複数の第１ダミーパターンと該第１ダミーパターンから第５距離に位置する第５ダミーパターンを含む第１群のダミーパターンを形成する段階と、及び前記第１距離を置いた複数の第２ダミーパターンらと前記第２ダミーパターンから第５距離に位置する第６ダミーパターンを含みながら、前記第１群のダミーパターンから第２距離に第２群のダミーパターンを形成する段階と、を含むことができる。
（第６実施例）
図１０は、第６実施例による半導体素子の平面図である。
第６実施例による半導体素子は、少なくとも一辺の長さが残り辺の長さと違う多角形の第１ダミーパターン８２２と、及び前記第１ダミーパターンと同じ大きさを有しながら前記第１ダミーパターンから所定の距離Ａに形成された多角形の第２ダミーパターン８２３と、を含むことができる。
第６実施例による半導体素子は、前記第１実施例ないし第４実施例の技術的な特徴を採用することができる。
例えば、前記ダミーパターンは同じ模様を有することができる。
また、前記第１ダミーパターンと第２ダミーパターンが第１群のダミーパターン８２０をなして、前記第１群のダミーパターン８２０から第２距離に位置しながら前記第１群のダミーパターンのような模様と大きさを有したダミーパターン（図示せず）を含む第２群のダミーパターンをさらに含むことができる。
以上で説明したように実施例によると同じ模様と同じ大きさを有したダミーパターンらを形成することでパターンの均一性をなすことができる。
また、実施例によるとパターンの均一性確保によって各パターンのＣＤ（Critical Diameter）の一定化を得ることができる。
また、実施例によると同じ模様と同じ大きさを有する新しい形態の模様を有したダミーパターンが形成された半導体素子を提供することができる。
また、実施例は同じ模様と同じ大きさを有する新しい形態の模様を有したダミーパターンによって設計工程及び製造工程を単純化することができるダミーパターンを含む半導体素子を提供することができる。
以上では本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであると、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
第１実施例による半導体素子のダミーパターンらの例の平面図である。 第１実施例による半導体素子のダミーパターンらの例の平面図である。 第１実施例による半導体素子のダミーパターンらの例の平面図である。 第１実施例による半導体素子のダミーパターンらの例の平面図である。 第２実施例による半導体素子の平面図である。 第２実施例による半導体素子の断面図である。 第３実施例による半導体素子の平面図である。 第４実施例による半導体素子の平面図である。 第５実施例による半導体素子の平面図である。 第６実施例による半導体素子の平面図である。
符号の説明
Ａ 第１距離、 Ｂ 第２距離、 ５０ 基板、 １２０ ダミーパターン、 １２２ 第１ダミーパターン、 １３０ ダミーパターン、 １３２ 第２ダミーパターン、 ２２０ ダミーパターン、 ２２２ 第１ダミーパターン、 ２３０ ダミーパターン、 ２３２ 第２ダミーパターン、 ３００ 半導体素子、 ３２０ ダミーパターン、 ３２２ 第１ダミーパターン、 ３３０ ダミーパターン、 ３３２ 第２ダミーパターン、 ４００ 半導体素子、 ４２０ ダミーパターン、 ４２２ 第１ダミーパターン、 ４３０ ダミーパターン、 ４３２ 第２ダミーパターン、 ４５０ 第３ダミーパターン、 ５１０ メインパターン、 ６００ 層間絶縁層、 ６１０ 半導体素子、 ６２０ ダミーパターン、 ６２２ 第１ダミーパターン、 ６２５ 第５ダミーパターン、 ６３０ ダミーパターン、 ６３２ 第２ダミーパターン、 ６３５ 第６ダミーパターン。

Claims (26)

  1. 第１距離（spacing）を置いて形成された複数の第１ダミーパターンらを含む第１群のダミーパターンと、及び
    前記第１距離を置いて形成された複数の第２ダミーパターンらを含みながら、前記第１群のダミーパターンから第２距離に形成された第２群のダミーパターンと、を含むことを特徴とする半導体素子。
  2. 前記第１ダミーパターンと前記第２ダミーパターンとは、同じ模様を有していることを特徴とする請求項１に記載の半導体素子。
  3. 前記第１ダミーパターンと前記第２ダミーパターンとは、同じ大きさを有していることを特徴とする請求項１に記載の半導体素子。
  4. 前記第１距離と前記第２距離とは、お互いに違う大きさであることを特徴とする請求項１に記載の半導体素子。
  5. 前記第２距離は、前記第１距離よりさらに大きいことを特徴とする請求項４に記載の半導体素子。
  6. 前記第２距離は、前記第１距離より小さいことを特徴とする請求項４に記載の半導体素子。
  7. 前記第１距離と前記第２距離とは、お互いに同じ大きさであることを特徴とする請求項１に記載の半導体素子。
  8. 前記第１ダミーパターンらは、２ｎ個（但し、ｎは１以上の整数）であることを特徴とする請求項１に記載の半導体素子。
  9. 前記第１ダミーパターンらの個数と前記第２ダミーパターンらの個数が同じであることを特徴をする請求項１に記載の半導体素子。
  10. 前記第１ダミーパターンらの個数と前記第２ダミーパターンらとの個数が違うことを特徴をする請求項１に記載の半導体素子。
  11. 前記第１ダミーパターンは、多角形であることを特徴とする請求項１に記載の半導体素子。
  12. 第１距離（spacing）を置いて形成された複数の第１ダミーパターンらを含む第１群のダミーパターンと、
    前記第１距離を置いて形成された複数の第２ダミーパターンらを含みながら、前記第１群のダミーパターンから第２距離に形成された第２群のダミーパターンと、及び
    前記第１群のダミーパターンと前記第２群のダミーパターンから前記第１距離以上の距離に形成されたメインパターンと、を含むことを特徴とする半導体素子。
  13. 前記第１群のダミーパターンと前記第２群のダミーパターンとの間に形成された第３ダミーパターンをさらに含むことを特徴とする請求項１２に記載の半導体素子。
  14. 前記第１ダミーパターンと前記第２ダミーパターンとは、同じ大きさを有していることを特徴とする請求項１２に記載の半導体素子。
  15. 前記第１距離と前記第２距離とは、お互いに違う大きさであることを特徴とする請求項１２に記載の半導体素子。
  16. 前記第１ダミーパターンらは、２ｎ個（但し、ｎは１以上の整数）であることを特徴とする請求項１２に記載の半導体素子。
  17. 前記第１ダミーパターンは、多角形であることを特徴とする請求項１２に記載の半導体素子。
  18. 第１距離（spacing）を置いて形成された複数の第１ダミーパターンと前記第１ダミーパターンから第５距離に形成された第５ダミーパターンを含む第１群のダミーパターンと、及び
    前記第１距離を置いて形成された複数の第２ダミーパターンらと前記第２ダミーパターンから第５距離に形成された第６ダミーパターンを含みながら、前記第１群のダミーパターンから第２距離に形成された第２群のダミーパターンと、を含むことを特徴とする半導体素子。
  19. 前記第１距離、前記第２距離及び前記第５距離のうちで少なくともいずれか一つが違う大きさであることを特徴とする請求項１８に記載の半導体素子。
  20. 基板上に形成されたメインパターンと、
    前記メインパターンが形成された領域以外の領域に同じ大きさで形成された複数のダミーパターンと、及び
    前記メインパターンと前記ダミーパターン上に形成された層間絶縁層と、を含むことを特徴とする半導体素子。
  21. 前記複数のダミーパターンは、
    第１距離を置いて形成された複数の第１ダミーパターンらを含む第１群のダミーパターンと、及び
    前記第１群のダミーパターンから前記第１距離と違う大きさの第２距離に形成された少なくとも一つ以上の第２ダミーパターンを含むことを特徴とする請求項２０に記載の半導体素子。
  22. 前記第１ダミーパターンと前記第２ダミーパターンとは、同じ模様を有したことを特徴とする請求項２１に記載の半導体素子。
  23. 基板上にメインパターンを形成する段階と、
    前記メインパターンが形成された領域以外の領域に同じ大きさで複数のダミーパターンを形成する段階と、及び
    前記メインパターンと前記ダミーパターン上に層間絶縁層を形成する段階と、を含むことを特徴とする半導体素子の製造方法。
  24. 前記複数のダミーパターンを形成する段階は、
    第１距離（spacing）で離隔された複数の第１ダミーパターンらを含む第１群のダミーパターンを形成する段階と、及び
    前記第１群のダミーパターンから前記第１距離と違う大きさの第２距離に少なくとも一つの第２ダミーパターンを形成する段階と、を含むことを特徴とする請求項２３に記載の半導体素子の製造方法。
  25. 少なくとも一辺の長さが残り辺の長さと違う多角形の第１ダミーパターンと、及び
    前記第１ダミーパターンと同じ大きさを有しながら前記第１ダミーパターンから所定の距離に形成された多角形の第２ダミーパターンと、を含むことを特徴とする半導体素子。
  26. 前記第１ダミーパターンと前記第２ダミーパターンとは、同じ模様を有したことを特徴とする請求項２５に記載の半導体素子。
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