KR101923566B1 - 컨택 패드 구조 및 컨택 패드 구조를 제조하기 위한 방법 - Google Patents

컨택 패드 구조 및 컨택 패드 구조를 제조하기 위한 방법 Download PDF

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Abstract

컨택 패드 구조는 교번하여 적층된 N 절연 계층들 (N≥6) 및 N 전도성 계층들을 포함하고, 개별 전도성 층들을 노출시키는 2D어레이로 배열된 N 영역들을 가진다. 전도성 계층들이 바닥으로부터 상단까지 첫번째 내지 N-번째로 넘버링될 때, 노출되는 전도성 계층의 숫자(Ln)은 임의의 로우의 영역들에 컬럼 방향에서 줄어들고, 두개의 인접한 로우들의 영역들간에 Ln에 차이가 고정되고, Ln은 두개의 끝단들로부터 임의의 컬럼의 영역들에 중심쪽으로 줄어들고, Ln에서의 차이는 두개의 인접한 컬럼들의 영역들간에 고정된다.

Description

컨택 패드 구조 및 컨택 패드 구조를 제조하기 위한 방법{CONTACT PAD STRUCTURE AND METHOD FOR FABRICATING THE SAME}
관련 출원에 대한 상호-참조
본 출원은 현재는 허여된 2016년 4월 14일에 출원된 U.S. 출원 번호. 15/099,316,의 CIP(continuation-in-part) 출원이다. 앞서 언급한 특허 출원의 전체가 본 출원에 참조로서 통합되고 본 명세서의 일부를 이룬다.
기술 분야
본 발명은 집적 회로들 및 그것의 제조에 적용 가능한 구조에 관한 것으로, 보다 상세하게는 다수의 레벨들의 도전체들의 전기적 연결들에 대한 컨택 패드 구조, 및 컨택 패드 구조를 제조하기 위한 방법에 관한 것이다.
3 차원의 (3D) 디바이스 어레이에서, 예컨대 3D 메모리에서, 디바이스들의 개별 레벨들의 전도성 라인들은 전기적 연결을 필요로 하고, 그래서 개별 레벨들의 전도성 계층들은 차후 전기적 연결을 위해 컨택 면적(contact area)에 노출되어야 한다. 결과적으로, 계단 컨택 패드 구조가 형성된다.
디바이스들의 N 레벨들에 대한 계단 컨택 패드 구조를 형성하기 위해, 통상적으로, N-1 포토마스크(photomask)들이 N-1 리소그래피(lithography) 및 에칭 프로세스들을 수행하는데 사용되어 컨택 면적내 N-1 영역들로부터 전도성 계층들의 상이한 수의 레벨들을 제거한다. 그러나, 이런 방법은 매우 장황하고 타이트한 피치를 위해 정확한 프로세스 제어를 요구하여서, 그래서 제조 비용 및 프로세스 어려움이 증가된다.
따라서, 본 발명은 N 레벨들의 디바이스들에 대하여 N-1번보다 훨씬 작은 리소그래피 및 에칭 프로세스들로 형성될 수 있는 컨택 패드 구조를 제공한다.
본 발명은 또한 본 발명의 상기 컨택 패드 구조를 제조하기 위한 방법을 제공한다.
본 발명의 상기 컨택 패드 구조는 교번하여 적층된 N 절연 계층들 (N≥6) 및 N 전도성 계층들을 포함하고, 상기 개별 전도성 계층들을 노출시키는 N 영역들을 가진다. 상기 영역들은 PxQ 어레이 (P≥3, Q≥2)로 배열된다. 상기 전도성 계층들이 바닥으로부터 상단까지 첫번째로부터 N-번째로 넘버링되고 및 영역 (i, j)에 노출되는 전도성 계층이 Lni,j-번째 전도성 계층으로 지정될 때,
상기 i-번째 로우에 Q 영역들에서, Lni,j 는 상기 j 값의 증가에 따라 감소하여, Lni,1>Lni,2>…>Lni,Q 의 관계를 만족하고,
i-번째 로우의 Q 영역들과 (i+1)-번째 로우의 Q 영역들간에 Ln에서의 차이가 고정되어, Lni,1-Lni+1,1=Lni,2-Lni+1,2=…=Lni,Q-Lni+1,Q의 관계를 만족하고,
상기 j-번째 컬럼의 P영역들에서, Lni,j 가 두개의 끝단으로부터 중심쪽으로 줄어들어, Ln1,j, LnP,j>Ln2,j, LnP-1,j>…의 관계를 만족하고, 및
j-번째 컬럼의 P 영역들과 (j+1)-번째 컬럼의 P 영역들간 Ln에서의 차이가 고정되어, Ln1,j-Ln1,j+1=Ln2,j-Ln2,j+1= ...=LnP,j-LnP,j+1의 관계를 만족한다.
상기 컨택 패드 구조의 제 1 실시예에서, 실질적으로 Lni,j-번째 전도성 계층보다 더 높은 어떤 절연 계층 또는 전도성 계층도 영역 (i, j)에 존재하지 않는다.
상기 컨택 패드 구조의 제 2 실시예에서, 상기 N-번째 전도성 계층을 노출시킨 영역 외에 영역 (i, j)에서, Lni,j-번째 전도성 계층은 상기 절연 계층들과 상기 전도성 계층들 중에 상단 계층들에 형성된 컨택 홀에 노출된다.
본 발명의 상기 컨택 패드 구조는 3D 메모리에 배치될 수 있다.
상기 컨택 패드 구조의 다른 실시예에서,
j-번째 컬럼의 P 영역들과 (j+1)-번째 컬럼의 P 영역들간 Ln에서의 차이가 고정되어, Ln1,j-Ln1,j+1=Ln2,j-Ln2,j+1= ...=LnP,j-LnP,j+1=P의 관계를 만족하고, 및
상기 j-번째 컬럼의 상기 P 영역들이, |Lni,j-Lni + 1,j|≤2, 및 상기 P 영역들이 오목한 형상 또는 돌출 형상을 갖는 비대칭 구조를 형성한다.
결과적인 비대칭 구조가 오목한 형상을 갖는 경우에 실시예의 컨택 패드 구조를 제조하기 위한 방법은 :
하나의 전도성 계층을 제거하는 단계로서, 영역들 (f, j) 내지 (f-1+n, j) (j=1 내지 Q)은 타겟 영역들이고, 여기서 f는 1 또는 2이고, n 은 P가 짝수일 때 P/2이거나 또는 P가 홀수일 때 (P-1)/2인, 상기 하나의 전도성 계층을 제거하는 단계;
두개의 전도성 계층들을 제거하는 d 단계(들)로서, 영역들 (f+b, j) 내지 (f-1+n+b, j) (j=1 내지 Q)이 타겟 영역들이고, 여기서, d는 (P-1)/2의 정수 부분이고, b는 각각의 상기 d 단계(들)에 1 내지 d 의 정수들 가운데 상이한 정수인, 상기 d 단계(들); 및
P 전도성 계층들을 제거하는 Q-1 단계(들)로서, 영역들 (i, 1+c) 내지 (i, Q) (i=1 내지 P)가 타겟 영역들이고, 여기서, c는 1 내지 Q-1의 정수들 가운데 상이한 정수인, 상기 Q-1 단계(들)을 포함하되,
상기 타겟 영역들은 노출되고 에칭된다.
결과적인 비대칭 구조가 돌출 형상을 갖는 경우에 실시예의 컨택 패드 구조를 제조하기 위한 방법은 :
하나의 전도성 계층을 제거하는 단계로서, 영역들 (f, j) 내지 (f-1+n, j) (j=1 내지 Q)은 타겟 영역들이고, 여기서 f는 1 또는 2이고, P가 짝수일 때 n=P/2이거나 또는 영역들 (1, j) 내지 (n, j) (j=1 내지 Q)이 타겟 영역들이고, 여기서 P가 홀수일 때 n=(P+1)/2 인, 상기 하나의 전도성 계층을 제거하는 단계;
두개의 전도성 계층들을 제거하는 d 단계(들)로서, P가 짝수일 때 영역들 (f+b, j) 내지 (f-1+n+b, j) (j=1 내지 Q) (n=P/2)이 타겟 영역들이고, 또는 P가 홀수일 때 영역들 (1+b, j) 내지 (n+b, j) (j=1 내지 Q) (n=(P+1)/2)이 타겟 영역들이고, 여기서, d는 (P-1)/2의 정수 부분이고, b는 각각의 상기 d 단계(들)에 1 내지 d의 정수들 중에서 상이한 정수인, 상기 d 단계(들); 및
P 전도성 계층들을 제거하는 Q-1 단계(들)로서, 영역들 (i, 1+c) 내지 (i, Q) (i=1 내지 P)가 타겟 영역들이고, 여기서, c는 1 내지 Q-1의 정수들 가운데 상이한 정수이인, 상기 Q-1 단계(들)을 포함하되,
상기 타겟 영역들은 마스크된다.
본 발명의 컨택 패드 구조는 N 레벨들의 디바이스들에 대하여 N-1 횟수보다 훨씬 작은 리소그래피 및 에칭 프로세스들로 형성될 수 있기 때문에, 형성 프로세스가 상당히 간략화 될 수 있고, 그리고 프로세스 제어가 더 쉽다.
게다가, 상기 앞서 언급한 비대칭 구조가 오목한 형상을 가질 때, 상기 토폴로지 높이 차이는 특별히 ADT 경계에서, 작고, 그리고 각각의 계단의 면적은 동등하게 잘 분할될 수 있다. 비대칭 구조가 돌출 형상을 갖고 인접한 표면들보다 낮은 표면상에 배치될 때, 돌출 구조는 후속 CMP 프로세스에 의한 디싱 이슈(dishing issue)를 회피하기 위해 와이드 트렌치를 분할할 수 있다.
본 발명의 상기 앞서 언급한 것 및 다른 목적들, 특징들 및 장점들을 이해할 수 있게 하기 위해, 도면들과 함께 첨부된 선호 실시예들이 이하에 상세하게 설명된다.
도 1a는 본 발명의 제 1 실시예에 따른 예의 컨택 패드 구조의 사시도를 예시한다.
도 1b는 도 1a에 예시된 컨택 패드 구조의 평면도를 예시하고, 각각의 영역에 노출된 전도성 계층의 숫자 Lni,j 및 각각의 영역에서 제거되는 것이 필요한 전도성 계층(들)의 숫자 Tni,j가 도시된다.
도 2 는 도 1b에 도시된 Tni,j 분포를 달성하는 것이 가능한 에칭된 전도성 계층들의 숫자들 및 포토마스크 패턴들의 예시적인 조합을 예시한다.
도 3a는 본 발명의 제 1 실시예에 따른 다른 예의 컨택 패드 구조의 사시도를 예시한다.
도 3b는 도 3a에 예시된 컨택 패드 구조의 평면도를 예시하고, 각각의 영역에 노출된 전도성 계층의 숫자 Lni,j 및 각각의 영역에서 제거되는 것이 필요한 전도성 계층(들)의 숫자 Tni,j가 도시된다.
도 4 는 도 3b에 도시된 Tni,j 분포를 달성하는 것이 가능한 에칭된 전도성 계층들의 숫자들 및 포토마스크 패턴들의 예시적인 조합을 예시한다.
도 5a는 본 발명의 제 2 실시예에 다른 예의 컨택 패드 구조의 평면도를 예시하고, 각각의 영역에서 제거되는 것이 필요한 전도성 계층(들)의 숫자 Tni,j가 도시된다.
도 5b는 도 5a의 컨택 패드 구조의 B-B' 단면도를 예시한다.
도 6 은 본 발명의 일 실시예에 따른 컨택 패드 구조를 포함하는 3D-메모리 구조의 예의 사시도를 예시한다.
도면들 7a 및 7b은 컬럼내 컨택 영역들의 비대칭 구조의 돌출 형상(protrusion shape)의 두개의 예들을 예시하고, 비대칭 구조는 인접한 표면들보다 낮은 표면상에 배치되거나 (도 7a), 또는 인접한 표면들과 동일평면상의표면상에 배치된 (도 7b) 돌출 형상을 갖는다.
도 8 은 |Lni,j-Lni + 1,j|≤2의 요건을 만족하는 컨택 영역들의 오목한 형상의 예를 예시하고, 각각의 숫자는 대응하는 컨택 영역에서 제거되는 전도성 계층들의 숫자 Tni,j 이다.
도 9는 |Lni,j-Lni + 1,j|≤2의 요건을 만족하는 컨택 영역들의 돌출 형상의 예를 예시하고, 각각의 숫자는 대응하는 컨택 영역에서 제거되는 전도성 계층들의 숫자 Tni,j 이다.
도면들 10a 및 10b는 일 실시예에 따른 컨택 패드 구조를 제조하기 위한 방법을 예시하고, P=5 및 오목한 형상이 형성된다.
도 11은 일 실시예에 따른 컨택 패드 구조를 제조하기 위한 방법을 예시하고, P=6 및 오목한 형상이 형성된다.
도 12는 일 실시예에 따른 컨택 패드 구조를 제조하기 위한 방법의 로우 정의(row definition) 단계들을 예시하고, P=8 및 오목한 형상이 형성된다.
도 13은 일 실시예에 따른 컨택 패드 구조를 제조하기 위한 방법의 로우 정의 단계들을 예시하고, P=10 및 오목한 형상이 형성된다.
도면들 14a 및 14b는 일 실시예에 따른 컨택 패드 구조를 제조하기 위한 방법을 예시하고, P=5 및 돌출 형상이 형성된다.
도 15는 일 실시예에 따른 컨택 패드 구조를 제조하기 위한 방법을 예시하고, P=6 및 돌출 형상이 형성된다.
도 16은 다양한 실시예들에 각각의 영역에서 제거되는 것이 필요한 전도성 계층(들)의 숫자 Tni,j를 예시하고 오목한 형상이 형성되고 P는 5 또는 6이다.
도 17은 다양한 실시예들에 각각의 영역에서 제거되는 것이 필요한 전도성 계층(들)의 숫자 Tni,j를 예시하고 돌출 형상이 형성되고 P는 5 또는 6이다.
본 발명은 이하의 실시예들로 더 설명되고, 이들은 단지 예시이고 본 발명의 범위를 제한하는 것으로 의도되지 않는다.
도 1a는 본 발명의 제 1 실시예에 따른 컨택 패드 구조의 사시도를 예시한다. 도 1b는 도 1a에 예시된 컨택 패드 구조의 평면도를 예시하고, 각각의 영역에 노출된 전도성 계층의 숫자 Lni,j 및 각각의 영역에서 제거되는 것이 필요한 전도성 계층(들)의 숫자 Tni,j가 도시된다. 본 발명의 제 1 실시예에서, 실질적으로 Lni,j-번째 전도성 계층보다 더 높은 어떤 절연 계층 또는 전도성 계층도 영역 (i, j)에 존재하지 않는다.
도 1a 및 도 1b에 관련하여, 이 예의 컨택 패드 구조 (100)에서, 12 절연 계층들 (102) 및 12 전도성 계층들 (104)이 교번하여 적층되고, 개별 전도성 계층들 (104)을 노출하는 12 영역들이 4x3 어레이에 배열된다. 이것은 N=12, P=4 및 Q=3의 경우에 대응한다. 컬럼 방향 및 로우 방향은 도면들에서, 개별적으로, i-방향 및 j-방향으로 지정되지만 그러나 i-방향 및 j-방향은 개별적으로 반드시 웨이퍼의 x 방향 및 y 방향, 또는 y 방향 및 x 방향은 아니다. 전도성 계층들 (104)은 바닥으로부터 상단까지 첫번째로부터 12-번째 (=N-번째)까지로 넘버링된다. 각각의 영역 (i, j) (i=1-4, j=1-3)에 노출된 전도성 계층의 숫자 Lni,j는 도 1b의 왼쪽 반쪽에, 예를 들어, 영역 (3, 2)에 대하여 Ln3 ,2=6에 도시된다. i-번째 로우(row)에 3 (=Q) 영역들에서, j-값의 증가에 따라 Lni,j는 축소되어, Lni,1>Lni,2>Lni,3의 관계를 만족한다. i-번째 로우의 3 (=Q) 영역들과 (i+1)-번째 로우의 3 (=Q) 영역들간의 Ln에서의 차이가 고정되고, Lni,1-Lni +1,1=Lni,2-Lni +1,2=Lni,3-Lni +1,3의 관계를 만족한다. j-번째 컬럼에 4 (=P) 영역들에서, Lni,j는 두개의 끝단으로부터 중심 쪽으로 감소하여, Ln1,j, Ln4,j>Ln2,j, Ln3,j의 관계를 만족한다. 추가하여, j-번째 컬럼의 4 (=P) 영역들과 (j+1)-번째 컬럼의 4 (=P) 영역들간 Ln에서의 차이가 고정되어, Ln1,j-Ln1,j+1=Ln2,j-Ln2,j+1=Ln3,j-Ln3,j+1=Ln4,j-Ln4,j+1의 관계를 만족한다.
실질적으로 Lni,j-번째 전도성 계층보다 더 높은 어떤 절연 계층 또는 전도성 계층도 영역 (i, j)에 존재하지 않는 Lni,j 분포 및 구조를 달성하기 위해서, 전도성 계층(들)의 어떤 숫자 Tni,j (=N-Lni,j=12-Lni,j)가 각각의 영역 (i, j)에서 실질적으로 완전히 제거될 것이 요구되고 Tni,j 분포가 도 1b의 오른쪽 반쪽에 도시된다. 예를 들어, 영역 (2, 3)에서, 첫번째 전도성 계층을 노출시키기 위해서 11 전도성 계층들이 제거되어야만 하고, Tn2 ,3=11이다. Tni,j 분포는 N-1 (11)보다 훨씬 작은 포토마스크들을 이용함으로써 달성될 수 있어서 에칭되는 전도성 계층들의 숫자들 및 포토마스크 패턴들의 어떤 조합으로 동일한 숫자 (M)의 리소그래피 및 에칭 프로세스들을 수행한다. 이런 조합의 예가 도 2에 예시된다.
도 2에 관련하여, 이 예는 네개의 포토마스크들 (M=4의 경우)을 사용하고, 이들은 개별적으로, 대응하는 면적에 포토마스크 패턴들 (21, 22, 23 및 24)을 가지며, 사용 순서는 임의로 선택될 수 있다.
포토마스크 패턴 (21)은 하나 이상의 전도성 계층들이 제거되는 패드 영역들에 대응하는 제거 영역들 (212), 및 어떤 전도성 계층도 제거되지 않는 패드 영역들에 대응하는 비-제거 영역들 (214)을 포함하고, 제거 영역들 (212) 및 비-제거 영역들 (214)은 도면에서 도시된 바와 같이 분포된다. 포토마스크 패턴 (21)을 이용한 리소그래피 및 에칭 프로세스에서, 에칭될 전도성 계층의 숫자 Enk = 1는 “1”이고, 제거 영역 (212)에 대응하는 패드 영역 (i, j)내 에칭될 전도성 계층의 숫자 Ani,j,k=1는 Enk =1 (1)이고, 비-제거 영역 (214)에 대응하는 패드 영역 (i, j)에 대한 Ani,j,k=1 값은 0이다.
포토마스크 패턴 (22)은 하나 이상의 전도성 계층들이 제거되는 패드 영역들에 대응하는 제거 영역들 (222), 및 어떤 전도성 계층도 제거되지 않는 패드 영역들에 대응하는 비-제거 영역들 (224)을 포함하고, 제거 영역들 (222) 및 비-제거 영역들 (224)은 도면에서 도시된 바와 같이 분포된다. 포토마스크 패턴 (22)을 이용한 리소그래피 및 에칭 프로세스에서, 에칭될 전도성 계층들의 숫자 Enk =2는 “2”이고, 제거 영역 (222)에 대응하는 패드 영역 (i, j)내 에칭될 전도성 계층들의 숫자 Ani,j,k =2는 Enk =2 (2)이고, 비-제거 영역 (224)에 대응하는 패드 영역 (i, j)에 대한 Ani,j,k=2 값은 0이다.
포토마스크 패턴 (23)은 하나 이상의 전도성 계층들이 제거되는 패드 영역들에 대응하는 제거 영역들 (232), 및 어떤 전도성 계층도 제거되지 않는 패드 영역들에 대응하는 비-제거 영역들 (234)을 포함하고, 제거 영역들 (232) 및 비-제거 영역들 (234)은 도면에서 도시된 바와 같이 분포된다. 포토마스크 패턴 (23)을 이용한 리소그래피 및 에칭 프로세스에서, 에칭될 전도성 계층의 숫자 Enk = 3는 “4”이고, 제거 영역 (232)에 대응하는 패드 영역 (i, j)내 에칭될 전도성 계층들의 숫자 Ani,j,k = 3는 Enk =3 (4)이고, 비-제거 영역 (234)에 대응하는 패드 영역 (i, j)에 대한 Ani,j,k=3 값은 0이다.
포토마스크 패턴 (24)은 하나 이상의 전도성 계층들이 제거되는 패드 영역들에 대응하는 제거 영역들 (242), 및 어떤 전도성 계층도 제거되지 않는 패드 영역들에 대응하는 비-제거 영역들 (244)을 포함하고, 제거 영역들 (242) 및 비-제거 영역들 (244)은 도면에서 도시된 바와 같이 분포된다. 포토마스크 패턴 (24)을 이용한 리소그래피 및 에칭 프로세스에서, 에칭될 전도성 계층의 숫자 Enk =4는 “4”이고, 제거 영역 (242)에 대응하는 패드 영역 (i, j)내 에칭될 전도성 계층들의 숫자 Ani,j,k =4는 Enk =4 (4)이고, 비-제거 영역 (244)에 대응하는 패드 영역 (i, j)에 대한 Ani,j,k =4 값은 0이다.
4 (=M) 리소그래피 및 에칭 프로세스들의 에칭될 전도성 계층(들)의 숫자들의 합은 N-1 (11)이고; 즉, Enk =1, Enk =2, Enk =3 및 Enk =M=4의 합은 N-1 (11)이다. M 리소그래피 및 에칭 프로세스들 후에 각각의 영역 (i, j)내 제거된 전도성 계층(들)의 누적 숫자는 영역 (i, j)에 제거되는 것이 필요한 상기의 전도성 계층(들)의 숫자 Tni,j 와 같고; 즉, Ani,j,k =1, Ani,j,k =2, Ani,j,k =3 및 Ani,j,k =M= 4 의 합은 Tni,j이다. 예를 들어, 패드 영역 (2, 2)는 포토마스크 패턴 (21)에 제거 영역 (212), 포토마스크 패턴 (22)에 제거 영역 (222), 포토마스크 패턴 (23)에 제거 영역 (232), 및 포토마스크 패턴 (24)에 비-제거 영역 (244)에, 즉 An2 , 2,k =1=Enk =1=1, An2,2,k=2=Enk=2=2, An2 , 2,k =3=Enk =3=4 및 An2 , 2,k =M=4=0에 대응하여, 이들의 합은 Tn2 ,2=7 (도 1b)이다.
추가하여, 전도성 계층들 (104)은 금속 재료, N-도핑된 폴리실리콘, P-도핑된 폴리실리콘, 또는 그것의 조합을 포함할 수 있고, 절연 계층들 (102)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 산화질화물, 또는 그것의 조합을 포함할 수 있다.
개별 전도성 계층들 (104)이 노출되는 컨택 패드 구조 (100)가 형성된 후에, 그것 위에 상단 절연 계층 (미도시)을 형성하고 그런 다음 컨택 패드 구조 (100)내 개별 전도성 계층들 (104)을 전기적으로 연결하기 위해 상이한 깊이들을 갖는 동일한 복수개의 컨택 플러그들 (미도시)에 형성하는 것이 가능하다.
도 3a는 본 발명의 제 1 실시예에 따른 다른 예의 컨택 패드 구조의 사시도를 예시한다. 도 3b는 도 3a에 예시된 컨택 패드 구조의 평면도를 예시하고, 각각의 영역에 노출된 전도성 계층의 숫자 Lni,j 및 각각의 영역에서 제거되는 것이 필요한 전도성 계층(들)의 숫자 Tni,j가 도시된다.
도면들 3a 및 3b에 관련하여, 이 예의 컨택 패드 구조 (300)는 또한 12 전도성 계층들을 포함하지만, 그러나 개별 전도성 계층들 (104)을 노출시키는 12 영역들은 6x2 어레이로 배열된다. 이것은 N=12, P=6 및 Q=2의 경우에 대응한다. i-방향 및 j-방향은 위에서 처럼 정의된다.
각각의 영역 (i, j) (i=1-6, j=1-2)에 노출된 전도성 계층의 숫자 Lni,j는 도 3b의 왼쪽 부분에 도시된다. i-번째 로우에 2 (=Q) 영역들에서, j-값의 증가에 따라 Lni,j는 축소되어, Lni,1>Lni,2의 관계를 만족한다. i-번째 로우의 2 (=Q) 영역들과 (i+1)-번째 로우의 2 (=Q) 영역들간의 Ln에서의 차이가 고정되고, Lni,1-Lni+1,1=Lni,2-Lni+1,2의 관계를 만족한다. j-번째 컬럼에 6 (=P) 영역들에서, Lni,j는 두개의 끝단으로부터 중심 쪽으로 감소하여, Ln1,j, Ln6,j>Ln2,j, Ln5,j>Ln3,j, Ln4,j의 관계를 만족한다. 추가하여, 첫번째 컬럼의 6 (=P) 영역들과 두번째 컬럼의 6 (=P) 영역들간의 Ln에서의 차이가 고정되어, Ln1 ,1-Ln1 ,2=Ln2 ,1-Ln2 ,2=Ln3 ,1-Ln3 ,2=Ln4 ,1-Ln4,2=Ln5,1-Ln5,2=Ln6,1-Ln6,2의 관계를 만족한다.
Lni,j 분포를 달성하기 위해서 각각의 영역 (i, j)에서 실질적으로 완전히 제거될 것이 필요한 전도성 계층(들)의 숫자 Tni,j (=N-Lni,j=12-Lni,j) 및 실질적으로 Lni,j-번째 전도성 계층보다 더 높은 어떠한 절연 계층 또는 전도성 계층도 영역 (i, j)에 존재하지 않는 구조가 도 3b의 오른쪽 부분에 도시된다. Tni,j 분포는 N-1 (11)보다 훨씬 작은 포토마스크들을 이용함으로써 달성될 수 있어서, 에칭되는 전도성 층들의 숫자들 및 포토마스크 패턴들의 어떤 조합으로 동일한 숫자 (M)의 리소그래피 및 에칭 프로세스들을 수행한다. 이런 조합의 예가 도 4에 예시된다.
도 4에 도시된 바와 같이, 이 예는 네개의 포토마스크들 (M=4의 경우)을 사용하고, 이들은 개별적으로, 대응하는 면적에 포토마스크 패턴들 (31, 32, 33 및 34)을 가지며, 사용 순서는 임의로 선택될 수 있다.
포토마스크 패턴 (31)은 하나 이상의 전도성 계층들이 제거되는 패드 영역들에 대응하는 제거 영역들 (312), 및 어떤 전도성 계층도 제거되지 않는 패드 영역들에 대응하는 비-제거 영역들 (314)을 포함하고, 제거 영역들 (312) 및 비-제거 영역들 (314)은 도면에서 도시된 바와 같이 분포된다. 포토마스크 패턴 (31)을 이용한 리소그래피 및 에칭 프로세스에서, 에칭될 전도성 계층의 숫자 Enk = 1는 “1”이고, 제거 영역 (312)에 대응하는 패드 영역 (i, j)내 에칭될 전도성 계층의 숫자 Ani,j,k=1는 Enk =1 (1)이고, 비-제거 영역 (314)에 대응하는 패드 영역 (i, j)에 대한 Ani,j,k=1 값은 0이다.
포토마스크 패턴 (32)은 하나 이상의 전도성 계층들이 제거되는 패드 영역들에 대응하는 제거 영역들 (322), 및 어떤 전도성 계층도 제거되지 않는 패드 영역들에 대응하는 비-제거 영역들 (324)을 포함하고, 제거 영역들 (322) 및 비-제거 영역들 (324)은 도면에서 도시된 바와 같이 분포된다. 포토마스크 패턴 (32)을 이용한 리소그래피 및 에칭 프로세스에서, 에칭될 전도성 계층들의 숫자 Enk =2는 “2”이고, 제거 영역 (322)에 대응하는 패드 영역 (i, j)내 에칭될 전도성 계층들의 숫자 Ani,j,k =2는 Enk =2 (2)이고, 비-제거 영역 (324)에 대응하는 패드 영역 (i, j)에 대한 Ani,j,k=2 값은 0이다.
포토마스크 패턴 (33)은 하나 이상의 전도성 계층들이 제거되는 패드 영역들에 대응하는 제거 영역들 (332), 및 어떤 전도성 계층도 제거되지 않는 패드 영역들에 대응하는 비-제거 영역들 (334)을 포함하고, 제거 영역들 (332) 및 비-제거 영역들 (334)은 도면에서 도시된 바와 같이 분포된다. 포토마스크 패턴 (33)을 이용한 리소그래피 및 에칭 프로세스에서, 에칭될 전도성 계층의 숫자 Enk = 3는 “4”이고, 제거 영역 (332)에 대응하는 패드 영역 (i, j)내 에칭될 전도성 계층들의 숫자 Ani,j,k = 3는 Enk =3 (4)이고, 비-제거 영역 (334)에 대응하는 패드 영역 (i, j)에 대한 Ani,j,k=3 값은 0이다.
포토마스크 패턴 (34)은 하나 이상의 전도성 계층들이 제거되는 패드 영역들에 대응하는 제거 영역들 (342), 및 어떤 전도성 계층도 제거되지 않는 패드 영역들에 대응하는 비-제거 영역들 (344)을 포함하고, 제거 영역들 (342) 및 비-제거 영역들 (344)은 도면에서 도시된 바와 같이 분포된다. 포토마스크 패턴 (34)을 이용한 리소그래피 및 에칭 프로세스에서, 에칭될 전도성 계층의 숫자 Enk =4는 “4”이고, 제거 영역 (342)에 대응하는 패드 영역 (i, j)내 에칭될 전도성 계층들의 숫자 Ani,j,k =4는 Enk =4 (4)이고, 비-제거 영역 (344)에 대응하는 패드 영역 (i, j)에 대한 Ani,j,k =4 값은 0이다.
4 (=M) 리소그래피 및 에칭 프로세스들의 에칭될 전도성 계층(들)의 숫자들의 합은 N-1 (11)이고; 즉, Enk =1, Enk =2, Enk =3 및 Enk =M=4의 합은 N-1 (11)이다. M 리소그래피 및 에칭 프로세스들 후에 각각의 영역 (i, j)내 제거된 전도성 계층(들)의 누적 숫자는 영역 (i, j)에 제거되는 것이 필요한 상기의 전도성 계층(들)의 숫자 Tni,j 와 같고; 즉, Ani,j,k =1, Ani,j,k =2, Ani,j,k =3 및 Ani,j,k =M= 4 의 합은 Tni,j이다. 예를 들어, 패드 영역 (2, 2)는 포토마스크 패턴 (31)에 제거 영역 (312), 포토마스크 패턴 (32)에 비-제거 영역 (324), 포토마스크 패턴 (33)에 제거 영역 (332), 및 포토마스크 패턴 (34)에 비-제거 영역 (344)에, 즉 An2 , 2,k =1=Enk =1=1, An2,2,k=2=0, An2,2,k=3=Enk=3=4 및 An2,2,k=M=4=0에 대응하여, 이들의 합은 Tn2,2=5이다.
도 5a는 본 발명의 제 2 실시예에 다른 예의 컨택 패드 구조의 평면도를 예시하고, 각각의 영역에서 제거되는 것이 필요한 전도성 계층(들)의 숫자 Tni,j가 도시된다. 도 5b는 도 5a에 예시된 컨택 패드 구조의 B-B' 단면도를 예시한다.
도 5a 및 5b에 관련하여, 컨택 패드 구조 (500)의 Tni,j 분포는 도 1b 에 도시된 것과 동일하고, 컨택 패드 구조의 형성을 위한 에칭되는 전도성 계층들의 숫자들 및 포토마스크 패턴 분포들의 조합은 도 2 에 도시된 것과 동일할 수 있다. 그러나, 최상단 N-번째 전도성 계층을 노출시키는 영역 외에 임의의 영역 (i, j)에서, Lni,j-번째 전도성 계층 위에 각각의 절연 계층 (102) 및 각각의 전도성 계층 (104)이 M 리소그래피 및 에칭 프로세스들로 단지 부분적으로 제거되어, 컨택 홀(contact hole) (106)이 Lni,j-번째 전도성 계층 위에 계층들 (102) 및 (104)에 형성되고 Lni,j-번째 전도성 계층은 컨택 홀 (106)에 형성된다.
M 리소그래피 및 에칭 프로세스들 후에, 스페이서 (108)가 각각의 컨택 홀 (106)의 측벽상에 형성될 수 있어서, 영역 (i, j)내 컨택 홀 (106)에 나중에 형성될 Lni,j-번째 전도성 계층의 컨택 플러그는 영역 (i, j) Lni,j-번째 전도성 계층 위 전도성 계층(들) (104)로부터 절연될 수 있다. 스페이서 (108)는 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 산화질화물, 또는 그것의 조합을 포함할 수 있다.
상기의 실시예들의 상기의 컨택 패드 구조 (100), (300) 또는 (500)는 3D 메모리에 배치될 수 있다.
추가하여, 본 발명의 컨택 패드 구조는 3D 메모리에 워드-라인 패드에 인접하게 배치될 수 있다. 도 6 은 본 발명의 일 실시예의 이런 3D-메모리 구조 예의 사시도를 예시한다.
컨택 패드 구조의 다른 실시예에서, i-번째 로우에 Q 영역들에, j-번째 컬럼의 P 영역들과 (j+1)-번째 컬럼의 P 영역들간의 Ln에서의 차이가 고정되고, Ln1,j-Ln1,j +1=Ln2,j-Ln2,j+1=…=LnP,j-LnP,j+1=P의 관계를 만족하고; 및 j-번째 컬럼의 P 영역들에서, |Lni,j-Lni+1,j|≤2, 및 P 영역들이 오목한 형상 또는 돌출 형상을 갖는 비대칭 구조를 형성한다.
동일한 컬럼에 컨택 영역들의 비대칭 구조의 오목한 형상의 예가 도 6에 예시된다.
돌출 형상의 경우에 대해 말하자면, 돌출 형상을 갖는 비대칭 구조는 도 7a에 도시된 바와 같이, 인접한 표면들보다 낮은 표면상에 배치될 수 있고 또는 대안적으로 도 7b에 도시된 바와 같이 인접한 표면들과 동일평면의 표면상에 배치될 수 있다. 인접한 표면들은 3D 메모리의 워드-라인 패드의 상부 표면들일 수 있다. 비대칭 구조가 돌출 형상을 갖고 인접한 표면들보다 낮은 표면상에 배치될 때, 돌출 구조는 후속 CMP 프로세스에 의한 디싱 이슈(dishing issue)를 회피하기 위해 와이드 트렌치를 분할할 수 있다. 비대칭 구조가 돌출 형상을 갖고 인접한 표면들과 동일평면의 표면상에 배치될 때, 토폴로지(topology) 높이 차이는 작고, 각각의 계단의 면적은 동등하게 잘 분할될 수 있다.
동일한 컬럼의 P 영역들에 |Lni,j-Lni + 1,j|≤2의 상기 요건에 대하여, 도 8 은 요건을 만족하는 컨택 영역들의 오목한 형상의 예를 예시하고, 도 9 는 요건을 만족하는 컨택 영역들의 돌출 형상의 예를 예시하되, 각각의 숫자는 대응하는 컨택 영역에 제거될 전도성 계층들의 숫자 Tni,j이다.
비대칭 구조가 오목한 형상을 갖는 경우의 실시예의 컨택 패드 구조는 이하의 단계들을 포함하는 방법으로 제조될 수 있다: 하나의 전도성 계층을 제거하는 단계로서, 영역들 (f, j) 내지 (f-1+n, j) (j=1 내지 Q)가 타겟 영역(targeted region)들이고, 여기서 f는 1 또는 2이고, 및 P가 짝수일 때 n은 P/2이거나, 또는 P가 홀수일 때 n은 (P-1)/2인, 상기 하나의 전도성 계층을 제거하는 단계; 두개의 전도성 계층들을 제거하는 d 단계(들)로서, 영역들 (f+b, j) 내지 ((f-1+n+b, j) (j=1 내지 Q)가 타겟 영역들이고, d는 (P-1)/2의 정수 부분이고, b는 d 단계(들)의 각각에서 1 내지 d의 정수들 중에서 상이한 정수인, 상기 d 단계(들); 및 P 전도성 계층들을 제거하는 Q-1 단계(들)로서 영역들 (i, 1+c) 내지 (i, Q) (i=1 내지 P) 가 타겟 영역들이고, c는 1 내지 Q-1의 정수들 중에서 상이한 정수인, 상기 Q-1 단계(들). 타겟 영역들은 노출되고 에칭된다. 방법은 3D 메모리의 제조에 적용될 수 있다.
도면들 10a 및 10b는 일 실시예에 따른 컨택 패드 구조를 제조하기 위한 방법을 예시하고, P=5 및 오목한 형상이 형성된다.
단계들은 로우(row) 정의 단계들 및 컬럼(column) 정의 단계들을 포함하지만, 그러나 이들 정의 단계들은 임의의 순서로 수행될 수 있다. 로우 번호가 P=5, n=2 (=(P-1)/2, P가 홀수일 때), 및 d가 (P-1)/2 (=2)의 정수 부분(2)인 경우에, 이는 로우 정의 단계들은 두개의 (=d) 2-계층 에칭 단계들을 포함하고 그리고 두개의 (=n) 로우들의 영역들은 1-계층 에칭 단계 및 두개의 (=d) 2-계층 에칭 단계들의 각각으로 에칭된다는 것을 의미한다. 추가하여, 이 예에서 Q=3 이어서 영역들의 m=Q=3 컬럼들이 각각의 1-계층 에칭 단계 및 두개의 2-계층 에칭 단계들로 에칭된다. 컬럼 정의 단계들은 Q-1=2 단계들을 포함하고, 각각은 P 전도성 계층들을 제거하고 P-계층 에칭 단계이고, c는 1 내지 2의 범위에 이른다. c=1의 컬럼 정의 단계에서, 영역들 (i, 1+1=2) 내지 (i, Q=3) (i=1 내지 P)이 타겟된다. c=2의 컬럼 정의 단계에서, 영역들 (i, 1+2=Q=3) (i=1 내지 P)이 타겟된다. 각각의 영역에서 제거되는 전도성 계층(들)의 숫자 Tni,j가 또한 도면에 도시된다.
도면 11은 일 실시예에 따른 컨택 패드 구조를 제조하기 위한 방법을 예시하고, P=6 및 오목한 형상이 형성된다.
P=6, n=3 (=P/2, P가 짝수일 때), 및 d가 (P-1)/2=2.5의 정수 부분(2)인 경우에, 이는 로우 정의 단계들은 두개의 (=d) 2-계층 에칭 단계들을 포함하고 세개의 (=n) 로우들의 영역들은 1-계층 에칭 단계 및 두개의 (=d) 2-계층 에칭 단계들의 각각으로 에칭된다는 것을 의미한다. 추가하여, 이 예에서 Q=3 이어서, m 값들 및 컬럼 정의 단계들은 상기의 예와 동일하다.
도 12는 일 실시예에 따른 컨택 패드 구조를 제조하기 위한 방법의 로우 정의 단계들을 예시하고, P=8 및 오목한 형상이 형성된다.
P=8, n=4 (=P/2, P가 짝수일 때), 및 d가 (P-1)/2=3.5의 정수 부분(3)인 경우에, 이는 로우 정의 단계들은 세개의 (=d) 2-계층 에칭 단계들을 포함하고 4 (=n) 로우들의 영역들은 1-계층 에칭 단계 및 세개의 (=d) 2-계층 에칭 단계들의 각각으로 에칭된다는 것을 의미한다.
도 13은 일 실시예에 따른 컨택 패드 구조를 제조하기 위한 방법의 로우 정의 단계들을 예시하고, P=10 및 오목한 형상이 형성된다.
P=10, n=5 (=P/2, P가 짝수일 때), 및 d가 (P-1)/2=4.5의 정수 부분(4)인 경우에, 이는 로우 정의 단계들은 네개의 (=d) 2-계층 에칭 단계들을 포함하고 5 (=n) 로우들의 영역들은 1-계층 에칭 단계 및 네개의 (=d) 2-계층 에칭 단계들의 각각으로 에칭된다는 것을 의미한다.
도면들 14a 및 14b는 일 실시예에 따른 컨택 패드 구조를 제조하기 위한 방법을 예시하고, P=5 및 돌출 형상이 형성된다. 상기의 타겟 영역들은 돌출 형상이 형성될 때 마스크된다.
도면들 14a 및 14b에 도시된 프로세스는 타겟 영역들이 각각의 에칭 단계에서 노출되어 에칭되는 대신에 마스크된다는 점에서 도면들 10a 및 10b에 도시된 프로세스와 상이하고, n=(P+1)/2, P가 홀수일 때, 로우 정의 에칭은 제 1 로우로부터 시작하여, 즉, P가 홀수 일 때 영역들 (1, j) 내지 (n, j) (j=1 내지 Q)이 1-계층 에칭 프로세스에 타겟 영역들이다. 각각의 영역에서 제거되는 전도성 계층(들)의 숫자 Tni,j가 또한 도면에 도시된다.
도 15는 일 실시예에 따른 컨택 패드 구조를 제조하기 위한 방법을 예시하고, P=6 및 돌출 형상이 형성된다.
도 15에 도시된 프로세스는 타겟 영역들이 각각의 에칭 단계에서 노출되어 에칭되는 대신에 마스크된다는 점에서 도 11에 도시된 프로세스와 상이한다. 각각의 영역에서 제거되는 전도성 계층(들)의 숫자 Tni,j가 또한 도면에 도시된다.
오목한 형상에 대하여, 개별적으로 P=4, P=7 및 P=9의 경우 및 돌출 형상에 대하여 개별적으로 P=4, P=7, P=8 및 P=9의 경우가 또한 조사되었고, 결과들이 테이블 1 및 테이블 2에, 개별적으로 도시된다.
도 16은 다양한 실시예들에 각각의 영역에서 제거되는 것이 필요한 전도성 계층(들)의 숫자 Tni,j를 예시하고 오목한 형상이 형성되고 P는 5 또는 6이다. 추가하여, 어떤 실시예들에서 P가 4 내지 9의 범위에 이르는 경우에 제 1 컬럼의 영역들에 대한 숫자 Tni,1 (i=1 내지 P)가 아래의 테이블 1에 열거된다. 1-계층 에칭 단계 및 2-계층 에칭 단계(들)의 각각으로 에칭되는 로우들의 숫자 n, 및 2-계층 에칭 단계(들)의 숫자 d [(P-1)/2의 정수 부분]는 괄호에 보여진 등식에 의해 표시된다.
[표 1]
Figure 112017036560518-pat00001
도 16 및 테이블 1에 따라, 오목한 형상은 컬럼의 중간으로부터 하나 시프트(shift)된 영역이거나 컬럼의 중간에 있는 h-번째 영역에서 중앙 최저 지점을 갖는다. 예를 들어, P가 5일 때, 3-번째, 2-번째 또는 4-번째 영역 (h는 3, 2 또는 4이다)이 컬럼에서 최저이고, P가 8일 때, 4-번째 또는 5-번째 영역 (h는 4 또는 5이다)이 컬럼에서 최저이다. 추가하여, Tn1,1=0, Tnh,1=P-1, Tni,1 (i=h+1 내지 P)가 P-1-|i-h|x2일 때 Tni,1 (i=h-1 내지 2)는 P-|i-h|x2이거나 또는 Tni,1 (i=h+1 내지 P)가 P-|i-h|x2일 때 P-1-|i-h|x2인 규칙이 찾아질 수 있다. Tni,j (i≥1, j>1)는 Tni,1+(j-1)xP로 계산될 수 있다.
도 17은 다양한 실시예들에 각각의 영역에서 제거되는 것이 필요한 전도성 계층(들)의 숫자 Tni,j를 예시하고 돌출 형상이 형성되고 P는 5 또는 6이다. 추가하여, 어떤 실시예들에서 P가 4 내지 9의 범위에 이르는 경우에 제 1 컬럼의 영역들에 대한 숫자 Tni,1 (i=1 내지 P)가 아래의 테이블 2에 열거된다. 1-계층 에칭 단계 및 2-계층 에칭 단계(들)의 각각으로 마스크되는 로우들의 숫자 n, 및 2-계층 에칭 단계(들)의 숫자 d [(P-1)/2의 정수 부분]는 또한 괄호에 보여진 등식에 의해 표시된다.
[표 2]
Figure 112017036560518-pat00002
도 17 및 테이블 2에 따라, 돌출 형상은 P가 홀수일 때 컬럼의 중간에 있는 h-번째 영역에서 중앙 최고 지점을 갖거나, 또는 P가 짝수일 때 컬럼의 중간으로부터 하나 시프트된 영역이거나 또는 컬럼에 중간에 있는 h-번째 영역에서 중앙 최고 지점을 갖는다. 예를 들어, P가 6일 때, 3-번째 또는 4-번째 영역 (h는 3 또는 4이다)이 컬럼에서 최저이고, P가 9일 때, 중간[=(P+1)/2]에서 5-번째 영역 (h는 5이다)이 컬럼에서 최저이다. 추가하여, Tn1,1은 P-1이고, Tnh,1은 0이고, Tni,1 (i=h+1 내지 P)가 |i-h|x2+1일 때 Tni,1 (i=h-1 내지 2)는 |i-h|x2이거나, 또는 Tni,1 (i=h+1 내지 P)가 |i-h|x2이고, 및 Tni,1 (i=h+1 내지 P)가 |i-h|x2+1일 때 |i-h|x2+1인 규칙이 찾아질 수 있다. Tni,j (i≥1, j>1)는 Tni,1+(j-1)xP로 계산될 수 있다.
본 발명의 컨택 패드 구조는 N (예를 들어, 12) 레벨들의 디바이스들에 대하여 N-1 횟수보다 훨씬 작은 (예를 들어, 4 회)의 리소그래피 및 에칭 프로세스들로 형성될 수 있고, 형성 프로세스가 상당히 간략화 될 수 있고, 그리고 프로세스 제어가 더 쉽다.
본 발명은 개시된 상기에서 선호되는 실시예들로 개시되었지만, 그러나 그것들에 제한되지 않는다. 본 발명의 취지 및 범위를 벗어나지 않고 일부 수정예들 및 혁신들이 이루어질 수 있다는 것은 관련 기술 분야에서 통상의 기술자에게 알려져 있다. 따라서, 본 발명의 범위는 이하의 청구항들에 의해 정의되어야 한다.

Claims (12)

  1. 컨택 패드 구조(contact pad structure)에 있어서,
    교번하여 적층된 N 절연 계층들 (N≥6) 및 N 전도성 계층들을 포함하고, 개별 전도성 계층들을 노출시키는 N 영역들을 갖고, 상기 영역들은 PxQ 어레이 (P≥3, Q≥2)로 배열되고, 상기 전도성 계층들은 바닥으로부터 상단까지 첫번째로부터 N-번째까지 넘버링되고, 영역 (i, j)에서 노출되는 전도성 계층은 Lni,j-번째 전도성 계층으로 지정되되,
    j-번째 컬럼의 P 영역들과 (j+1)-번째 컬럼의 P 영역들간 Ln에서의 차이가 고정되어, Ln1,j-Ln1,j+1=Ln2,j-Ln2,j+1= ...=LnP,j-LnP,j+1=P의 관계를 만족하고,
    상기 j-번째 컬럼의 상기 P 영역들에서, |Lni,j-Lni+1,j|≤2 인 상기 P 영역들이 오목한 형상(concave shape) 또는 돌출 형상(protrusion shape)을 갖는 비대칭 구조를 형성하되,
    P, Q는 각각 숫자를 표시하며, P는 상기 컨택 패드 구조의 어레이의 로우의 수와 같고, Q는 상기 컨택 패드 구조의 어레이의 컬럼의 수와 같고,
    상기 오목한 형상은 중앙 최저 지점을 갖고,
    상기 돌출 형상은 중앙 최고 지점을 갖고,
    상기 비대칭 구조가 상기 오목한 형상을 갖고, P가 홀수 일때, 상기 중앙 최저 지점은 영역(h,j)에 있고, 여기서, h는 (P+1)/2+1 또는 (P+1)/2-1인 것을 특징으로 하는, 컨택 패드 구조.
  2. 청구항 1에 있어서,
    상기 비대칭 구조는 상기 오목한 형상을 가지며,
    Lni,j=N-Tni,j, 여기서 Tni,j는 영역 (i, j)에서 Lni,j-번째 전도성 계층을 노출 시키기 위해 제거될 것이 요구되는 전도성 계층(들)의 수이고,
    Tn1,1=0,
    Tnh,1=P-1,
    Tni,1 (i=h-1 내지 2)가 P-1-|i-h|x2일 때 Tni,1 (i=h+1 내지 P)는 P-|i-h|x2이고,및
    Tni,j (i≥1, j>1)는 Tni,1+(j-1)xP인, 컨택 패드 구조.
  3. 청구항 1에 있어서, 상기 비대칭 구조는 인접한 표면들보다 낮는 표면상에 배치되는 돌출 형상을 갖는, 컨택 패드 구조.
  4. 청구항 1에 있어서, 상기 비대칭 구조는 인접한 표면들과 동일평면의 표면상에 배치되는 돌출 형상을 갖는, 컨택 패드 구조.
  5. 청구항 1에 있어서, 상기 돌출 형상의 중앙 최고 지점은 h-번째 영역이며,여기서 h는 P가 홀수일 때 (P+1)/2이거나, 또는 h는 P가 짝수일 때 P/2 또는 P/2+1인, 컨택 패드 구조.
  6. 청구항 5에 있어서,
    Lni,j=N-Tni,j, 여기서 Tni,j는 영역 (i, j)에서 Lni,j-번째 전도성 계층을 노출 시키기 위해 제거될 것이 요구되는 전도성 계층(들)의 수이고,
    Tn1,1 은 P-1이고
    Tnh,1 은 0 이고
    Tni,1 (i=h+1 내지 P)가 |i-h|x2+1일 때 Tni,1 (i=h-1 내지 2)는 |i-h|x2이고,
    Tni,1 (i=h+1 내지 P)는 |i-h|x2일 때 Tni,1 (i=h-1 내지 2)는 |i-h|x2+1이고, 및
    Tni,j (i≥1, j>1)는 Tni,1+(j-1)xP인, 컨택 패드 구조.
  7. 청구항 6에 있어서, 3D 메모리에 워드-라인 패드에 인접하여 배치되는, 컨택 패드 구조.
  8. 컨택 패드 구조(contact pad structure)를 제조하기 위한 방법에 있어서, 상기 컨택 패드 구조는 교번하여 적층된 N 절연 계층들 (N≥6) 및 N 전도성 계층들을 포함하고, 개별 전도성 계층들을 노출시키는 N 영역들을 갖고, 상기 영역들은 PxQ 어레이 (P>3, Q≥2)로 배열되고, 상기 전도성 계층들은 바닥으로부터 상단까지 첫번째로부터 N-번째까지 넘버링되고, 영역 (i, j)에서 노출되는 전도성 계층은 Lni,j-번째 전도성 계층으로 지정되되, 상기 방법은:
    하나의 전도성 계층을 제거하는 단계로서, 영역들 (f, j) 내지 (f-1+n, j) (j=1 내지 Q)이 타겟 영역(targeted region)들이고, 여기서 f는 1 또는 2이고, n 은 P가 짝수일 때 P/2이거나 또는 P가 홀수일 때 (P-1)/2인, 상기 하나의 전도성 계층을 제거하는 단계;
    두개의 전도성 계층들을 제거하는 d 단계(들)로서, 영역들 (f+b, j) 내지 (f-1+n+b, j) (j=1 내지 Q)이 타겟 영역들이고, 여기서, d는 (P-1)/2의 정수 부분이고, b는 각각의 상기 d 단계(들)에 1 내지 d 의 정수들 가운데 상이한 정수인, 상기 d 단계(들); 및
    P 전도성 계층들을 제거하는 Q-1 단계(들)로서, 영역들 (i, 1+c) 내지 (i, Q) (i=1 내지 P)이 타겟 영역들이고, 여기서, 상기 Q-1 단계(들)의 각각에서, c는 1 내지 Q-1의 정수들 가운데 상이한 정수인, 상기 Q-1 단계(들)을 포함하되,
    상기 타겟 영역들이 노출되고 에칭되되,
    P, Q는 각각 숫자를 표시하며, P는 상기 컨택 패드 구조의 어레이의 로우의 수와 같고, Q는 상기 컨택 패드 구조의 어레이의 컬럼의 수와 같은, 컨택 패드 구조를 제조하기 위한 방법.
  9. 컨택 패드 구조(contact pad structure)를 제조하기 위한 방법에 있어서, 상기 컨택 패드 구조는 교번하여 적층된 N 절연 계층들 (N≥6) 및 N 전도성 계층들을 포함하고, 개별 전도성 계층들을 노출시키는 N 영역들을 갖고, 상기 영역들은 PxQ 어레이 (P>3, Q≥2)로 배열되고, 상기 전도성 계층들은 바닥으로부터 상단까지 첫번째로부터 N-번째까지 넘버링되고, 영역 (i, j)에서 노출되는 전도성 계층은 Lni,j-번째 전도성 계층으로 지정되되, 상기 방법은:
    하나의 전도성 계층을 제거하는 단계로서, 영역들 (f, j) 내지 (f-1+n, j) (j=1 내지 Q)은 타겟 영역들이고, 여기서 f는 1 또는 2이고, P가 짝수일 때 n=P/2이거나 또는 영역들 (1, j) 내지 (n, j) (j=1 내지 Q)이 타겟 영역들이고, 여기서 P가 홀수일 때 n=(P+1)/2 인, 상기 하나의 전도성 계층을 제거하는 단계;
    두개의 전도성 계층들을 제거하는 d 단계(들)로서, P가 짝수일 때 영역들 (f+b, j) 내지 (f-1+n+b, j) (j=1 내지 Q) (n=P/2)이 타겟 영역들이거나, 또는 P가 홀수일 때 영역들 (1+b, j내지 (n+b, j) (j=1 내지 Q) (n=(P+1)/2)이 타겟 영역들이고, 여기서, d는 (P-1)/2의 정수 부분이고, b는 각각의 상기 d 단계(들)에 1 내지 d의 정수들 중에서 상이한 정수인, 상기 d 단계(들); 및
    P 전도성 계층들을 제거하는 Q-1 단계(들)로서, 영역들 (i, 1+c) 내지 (i, Q) (i=1 내지 P)가 타겟 영역들이고, 여기서, 상기 Q-1 단계(들)의 각각에서, c는 1 내지 Q-1의 정수들 가운데 상이한 정수인, 상기 Q-1 단계(들)을 포함하되,
    상기 타겟 영역들이 마스크되고,
    P, Q는 각각 숫자를 표시하며, P는 상기 컨택 패드 구조의 어레이의 로우의 수와 같고, Q는 상기 컨택 패드 구조의 어레이의 컬럼의 수와 같은, 컨택 패드 구조를 제조하기 위한 방법.
  10. 청구항 8에 있어서, 3D 메모리의 제조에 적용되는, 컨택 패드 구조를 제조하기 위한 방법.
  11. 청구항 9에 있어서, 3D 메모리의 제조에 적용되는, 컨택 패드 구조를 제조하기 위한 방법.
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