JP6457581B2 - コンタクト・パッド構造およびそれを作製するための方法 - Google Patents
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Description
第iのロウ(横列)におけるQ個の領域内で、Lni,jがj値の増加に伴って減少して、Lni,1>Lni,2>…>Lni,Qという関係を満足させており、
第iのロウ(横列)のQ個の領域と第(i+1)のロウ(横列)のQ個の領域との間のLnの差が固定になっていて、Lni,1−Lni+1,1=Lni,2−Lni+1,2=…=Lni,Q−Lni+1,Qという関係を満足させており、
第jのカラム(縦列)のP個の領域内で、Lni,jが2つの端から中央に向かって減少して、Ln1,j,LnP,j>Ln2,j,LnP−1,j>…という関係を満足させており、
第jのカラム(縦列)のP個の領域と第(j+1)のカラム(縦列)のP個の領域との間のLnの差が固定になっていて、Ln1,j−Ln1,j+1=Ln2,j−Ln2,j+1=…=LnP,j−LnP,j+1という関係を満足させている。
第jのカラム(縦列)のP個の領域と第(j+1)のカラム(縦列)のP個の領域との間のLnの差が固定になっていて、Ln1,j−Ln1,j+1=Ln2,j−Ln2,j+1=…=LnP,j−LnP,j+1=Pという関係を満足させており、
第jのカラムのP個の領域内で、|Lni,j−Lni+1,j|≦2であり、P個の領域が、凹形状または凸形状を有する非対称構造を形成する。
領域(f,j)から(f−1+n,j)(j=1からQ)が対象となる領域である間、1層の導電層の除去をすることであって、ただしfは、1または2であり、nは、Pが偶数のときP/2であり、またはPが奇数のとき(P−1)/2であること、
領域(f+b,j)から(f−1+n+b,j)(j=1からQ)が対象となる領域である間、2層の導電層のdステップの除去をすることであって、ただしdは、(P−1)/2の整数部分であり、bは、dステップの各々における1からdの整数のうちの異なる整数であること、および
領域(i,1+c)から(i,Q)(i=1からP)が対象となる領域である間、P層の導電層のQ−1ステップの除去をすることであって、ただしcは、1からQ−1の整数のうちの異なる整数であること
を含み、
対象となる領域が、露光およびエッチングされる。
Pが偶数のとき、領域(f,j)から(f−1+n,j)(j=1からQ)が対象となる領域であり、ただしfは、1もしくは2であり、n=P/2である間、またはPが奇数のとき、領域(1,j)から(n,j)(j=1からQ)が対象となる領域であり、ただしn=(P+1)/2である間、1層の導電層の除去をすること、
Pが偶数のとき、領域(f+b,j)から(f−1+n+b,j)(j=1からQ)(n=P/2)が対象となる領域である間、またはPが奇数のとき、領域(1+b,j)から(n+b,j)(j=1からQ)(n=(P+1)/2)が対象となる領域である間、2層の導電層のdステップの除去をすることであって、ただしdは、(P−1)/2の整数部分であり、bは、dステップの各々における1からdの整数のうちの異なる整数であること、および
領域(i,1+c)から(i,Q)(i=1からP)が対象となる領域である間、P層の導電層のQ−1ステップの除去をすることであって、ただしcは、1からQ−1の整数のうちの異なる整数であること
を含み、
対象となる領域がマスクされる。
102 絶縁層
104 導電層
106 コンタクト・ホール
108 スペーサ
21、22、23、24、31、32、33、34 フォトマスク・パターン
212、222、232、242、312、322、332、342 除去領域
214、224、234、244、314、324、334、344 非除去領域
Ani,j,k 第kのリソグラフィおよびエッチング・プロセスにおける、パッド領域(i,j)内のエッチングすべき導電層の数
Enk 第kのリソグラフィおよびエッチング・プロセスにおける、各導電層除去領域内のエッチングすべき導電層の数
Lni,j/Ln3,2 領域(i,j)/(3,2)内で露出される導電層の番号
Tni,j/Tn2,3 領域(i,j)/(2,3)内で除去される必要のある導電層の数
Claims (10)
- 交互に積み重ねられたN層の絶縁層(N≧6)とN層の導電層とを備え、該それぞれの導電層を露出させるN個の領域を有する、コンタクト・パッド構造であって、該領域が、P×Qアレイ(P≧3,Q≧2)の形で配列されており、該導電層が下から上に第1から第Nまで番号付けされるとき、領域(i,j)内で露出される導電層が第Lni,jの導電層と表され、
第jのカラムの該P個の領域と第(j+1)のカラムの該P個の領域との間のLnの差が固定になっていて、Ln1,j−Ln1,j+1=Ln2,j−Ln2,j+1=…=LnP,j−LnP,j+1=Pという関係を満足させており、
第jのカラムの該P個の領域内で、|Lni,j−Lni+1,j|≦2であり、該P個の領域が、凹形状または凸形状を有する非対称構造を形成し、
前記非対称構造が前記凹形状を有する場合、Pが奇数であり、前記凹形状が、第hの領域に中央最低点を有し、該第hの領域が、カラムの中心から1領域シフトされている、
コンタクト・パッド構造。 - Lni,j=N−Tni,jであり、ただしTni,jは、除去される必要のある前記導電層の数であり、
Tn1,1=0であり、
Tnh,1=P−1であり、
Tni,1(i=h−1から2)が、Tni,1(i=h+1からP)がP−1−|i−h|×2のときは、P−|i−h|×2であり、
Tni,j(i≧1,j>1)がTni,1+(j−1)×Pである、
請求項1に記載のコンタクト・パッド構造。 - 前記凸形状を有する前記非対称構造が、隣接する表面より低い表面上に配設される、請求項1に記載のコンタクト・パッド構造。
- 前記凸形状を有する前記非対称構造が、隣接する表面と同一平面上にある表面上に配設される、請求項1に記載のコンタクト・パッド構造。
- 前記凸形状が、第hの領域に中央最高点を有し、該第hの領域が、Pが奇数のときカラムの中心にあり、またはPが偶数のとき、カラムの中心にあるか、もしくはカラムの中心から1領域シフトされている、請求項1、3、および4のいずれか一項に記載のコンタクト・パッド構造。
- Lni,j=N−Tni,jであり、ただしTni,jは、除去される必要のある前記導電層の数であり、
Tn1,1=P−1であり、
Tnh,1=0であり、
Tni,1(i=h−1から2)が、Tni,1(i=h+1からP)が|i−h|×2+1のときは、|i−h|×2であり、
Tni,1(i=h−1から2)が、Tni,1(i=h+1からP)が|i−h|×2のときは、|i−h|×2+1であり、
Tni,j(i≧1,j>1)がTni,1+(j−1)×Pである、
請求項5に記載のコンタクト・パッド構造。 - 3Dメモリ内のワード線パッドに隣接して配設される、請求項6に記載のコンタクト・パッド構造。
- コンタクト・パッド構造を作製するための方法であって、該コンタクト・パッド構造が、交互に積み重ねられたN層の絶縁層(N≧6)とN層の導電層とを備え、該それぞれの導電層を露出させるN個の領域を有し、該領域が、P×Qアレイ(P>3,Q≧2)の形で配列されており、該導電層が下から上に第1から第Nまで番号付けされるとき、領域(i,j)内で露出される導電層が第Lni,jの導電層と表され、該方法が、
領域(f,j)から(f−1+n,j)(j=1からQ)が対象となる領域である間、1層の導電層の除去をすることであって、ただしfは、1または2であり、nは、Pが偶数のときP/2であり、またはPが奇数のとき(P−1)/2であること、
領域(f+b,j)から(f−1+n+b,j)(j=1からQ)が対象となる領域である間、2層の導電層のdステップの除去をすることであって、ただしdは、(P−1)/2の整数部分であり、bは、該dステップの各々における1からdの整数のうちの異なる整数であること、および
領域(i,1+c)から(i,Q)(i=1からP)が対象となる領域である間、P層の導電層のQ−1ステップの除去をすることであって、ただしcは、1からQ−1の整数のうちの異なる整数であること
を含み、
該対象となる領域が、露光およびエッチングされる
方法。 - コンタクト・パッド構造を作製するための方法であって、該コンタクト・パッド構造が、交互に積み重ねられたN層の絶縁層(N≧6)とN層の導電層とを備え、該それぞれの導電層を露出させるN個の領域を有し、該領域が、P×Qアレイ(P>3,Q≧2)の形で配列されており、該導電層が下から上に第1から第Nまで番号付けされるとき、領域(i,j)内で露出される導電層が第Lni,jの導電層と表され、該方法が、
Pが偶数のとき、領域(f,j)から(f−1+n,j)(j=1からQ)が対象となる領域であり、ただしfは、1もしくは2であり、n=P/2である間、またはPが奇数のとき、領域(1,j)から(n,j)(j=1からQ)が対象となる領域であり、ただしn=(P+1)/2である間、1層の導電層の除去をすること、
Pが偶数のとき、領域(f+b,j)から(f−1+n+b,j)(j=1からQ)(n=P/2)が対象となる領域である間、またはPが奇数のとき、領域(1+b,j)から(n+b,j)(j=1からQ)(n=(P+1)/2)が対象となる領域である間、2層の導電層のdステップの除去をすることであって、ただしdは、(P−1)/2の整数部分であり、bは、該dステップの各々における1からdの整数のうちの異なる整数であること、および
領域(i,1+c)から(i,Q)(i=1からP)が対象となる領域である間、P層の導電層のQ−1ステップの除去をすることであって、ただしcは、1からQ−1の整数のうちの異なる整数であること
を含み、
該対象となる領域がマスクされる
方法。 - 3Dメモリの製造に適用される、請求項8または9に記載の方法。
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